JPS5929468A - 静電誘導トランジスタ - Google Patents
静電誘導トランジスタInfo
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- JPS5929468A JPS5929468A JP14086582A JP14086582A JPS5929468A JP S5929468 A JPS5929468 A JP S5929468A JP 14086582 A JP14086582 A JP 14086582A JP 14086582 A JP14086582 A JP 14086582A JP S5929468 A JPS5929468 A JP S5929468A
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- 230000006698 induction Effects 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は静電誘導トランジスタの構造に関するもので
ある。゛ 以下、ｎチャネル計％訪導トランジスタを例にとり説明
する。
ある。゛ 以下、ｎチャネル計％訪導トランジスタを例にとり説明
する。
第１図は従来のｎチャネル静電、島将トランジスタの一
例を示す断面図である。
例を示す断面図である。
図において、（＋）はｎ＋形シリコン（Ｓｉ）基板、（
２）はｎ形Ｓ１基板＋１１の主面上に形成されたｎ−形
エピタキシャル成長５１４（以下「ｎ−形エピタキシャ
ル層」と呼ぶ）である。これらのＩげ形８１基板（１）
およびｎ−形エピタキシャルＪ＃ｔ２１はドレイン領域
を構成する。（３ａ）は同一幅とｌ１Ｊ−拡散深さとを
有しｎ−形エピタキシャル層（２）の表面部に順次互い
の間に間隔りをおいて平行に形成された複数個のが形ゲ
ート領域、（３ｂ）はｐ＋形ゲート領域（３ａ）の幅よ
り広い幅とが形ゲート領域（３ａ）の拡散深さより深い
拡散深さとを有しｎ−形エピタキシャル層（２）の表面
部の複数個の′ｐ＋形ゲート領域（３ａ）の形成領域の
両弁伊、の部分にそれぞれｐ＋形ゲート領域（３ａ）と
の間に間隔りをおいて平行に形成された２個のｐ＋形広
幅ゲート領域である。これらのｐ＋形広幅ゲート領域（
３ｂ）はｎ−形エピタキシャル層に）との間に市、界の
年中によって生ずる側圧破壊を抑制するいわゆるガード
リングの役目をし、更にポンディングパッド部を形成す
るためのものである。（４）は同一幅と同−拡散深さと
を有しｎ−形エピタキシャル層（２）の表面部の相隣る
ｐ＋形ゲート領域（３ａ）間の各部分、およびｐ＋形広
幅ゲート領域（３ｂ）とこれに隣るｐ＋形ゲート領域（
３ａ）との間の部分にｐ＋形ゲート領域（３ａ）との間
に等間隔をおいて平行に形成された複数個のｎ＋形ソー
ス領域、（５）はｐ＋形ゲート領域（３ａ）、 ｐ＋形
広幅ゲート領域（５ｂ）およびｎ＋形ンソー領域（４）
の各表面上を含んでｎ−形エピタキシャル層（２）の表
面上に形成された酸化シリコン（３１０２）膜、（６ａ
）は複数個のｐ＋形ゲート領域（３８）にそれぞれ５１
０２肛４（５）を貫通して接続された複数個のり′−ト
矩格・、（６ｂ）は２個のｐ＋形広幅ゲート領域（３ｂ
）にＳｉＯ３膜（５）を角通して接続されボンデインク
パッド部の役目をでる２個の広幅ゲート電極、（７）は
複数個のｎ＋形ソース領域（４）にそれぞれ５１０２膜
（５）を貫通して接続括れたＥｔ数個のソース電極であ
る。なお、複数個のゲート電極（６ａ）および２個の広
幅ゲート電極（６ｂ）けＧｉＯ□膜（５）の表面上に形
成され模式的に図示する配線膜（８）によって共通に接
続され、複数個のソース電極（７）はＳｉＯ□膜（６）
の表面上に形成され模式的に図示する配線膜（１１）に
よって共通に接続されている。
２）はｎ形Ｓ１基板＋１１の主面上に形成されたｎ−形
エピタキシャル成長５１４（以下「ｎ−形エピタキシャ
ル層」と呼ぶ）である。これらのＩげ形８１基板（１）
およびｎ−形エピタキシャルＪ＃ｔ２１はドレイン領域
を構成する。（３ａ）は同一幅とｌ１Ｊ−拡散深さとを
有しｎ−形エピタキシャル層（２）の表面部に順次互い
の間に間隔りをおいて平行に形成された複数個のが形ゲ
ート領域、（３ｂ）はｐ＋形ゲート領域（３ａ）の幅よ
り広い幅とが形ゲート領域（３ａ）の拡散深さより深い
拡散深さとを有しｎ−形エピタキシャル層（２）の表面
部の複数個の′ｐ＋形ゲート領域（３ａ）の形成領域の
両弁伊、の部分にそれぞれｐ＋形ゲート領域（３ａ）と
の間に間隔りをおいて平行に形成された２個のｐ＋形広
幅ゲート領域である。これらのｐ＋形広幅ゲート領域（
３ｂ）はｎ−形エピタキシャル層に）との間に市、界の
年中によって生ずる側圧破壊を抑制するいわゆるガード
リングの役目をし、更にポンディングパッド部を形成す
るためのものである。（４）は同一幅と同−拡散深さと
を有しｎ−形エピタキシャル層（２）の表面部の相隣る
ｐ＋形ゲート領域（３ａ）間の各部分、およびｐ＋形広
幅ゲート領域（３ｂ）とこれに隣るｐ＋形ゲート領域（
３ａ）との間の部分にｐ＋形ゲート領域（３ａ）との間
に等間隔をおいて平行に形成された複数個のｎ＋形ソー
ス領域、（５）はｐ＋形ゲート領域（３ａ）、 ｐ＋形
広幅ゲート領域（５ｂ）およびｎ＋形ンソー領域（４）
の各表面上を含んでｎ−形エピタキシャル層（２）の表
面上に形成された酸化シリコン（３１０２）膜、（６ａ
）は複数個のｐ＋形ゲート領域（３８）にそれぞれ５１
０２肛４（５）を貫通して接続された複数個のり′−ト
矩格・、（６ｂ）は２個のｐ＋形広幅ゲート領域（３ｂ
）にＳｉＯ３膜（５）を角通して接続されボンデインク
パッド部の役目をでる２個の広幅ゲート電極、（７）は
複数個のｎ＋形ソース領域（４）にそれぞれ５１０２膜
（５）を貫通して接続括れたＥｔ数個のソース電極であ
る。なお、複数個のゲート電極（６ａ）および２個の広
幅ゲート電極（６ｂ）けＧｉＯ□膜（５）の表面上に形
成され模式的に図示する配線膜（８）によって共通に接
続され、複数個のソース電極（７）はＳｉＯ□膜（６）
の表面上に形成され模式的に図示する配線膜（１１）に
よって共通に接続されている。
七ころで、この従来例でにｔ、通常ｐ＋形ゲート領域（
３ａ）およびｎ＋形ンソー領域（４）の幅か数μｍ程度
の狭いものであり、拡散深さも浅いものであるので、こ
れらの領域（３ａ）、（４）の、欝方向拡散長さか短く
ほぼ拘−である。しかし、ｐ＋形広幅ゲート領域（３ｂ
）の幅は広く拡散深さも深いので、ｐ＋形広幅ゲート領
域（３ｂ）に横方向拡散長さの長い部分ができることが
ある。従って、ｐ＋形広幅ゲート領域（３ｂ）に横方向
拡散長さの長い部分ができると、この部分とこれに隣る
ｎ＋形ソース領域（４）との間の間隔が狭くなり、ソー
ス・ゲート間の耐圧が低下するおそれがあるという欠点
があった。
３ａ）およびｎ＋形ンソー領域（４）の幅か数μｍ程度
の狭いものであり、拡散深さも浅いものであるので、こ
れらの領域（３ａ）、（４）の、欝方向拡散長さか短く
ほぼ拘−である。しかし、ｐ＋形広幅ゲート領域（３ｂ
）の幅は広く拡散深さも深いので、ｐ＋形広幅ゲート領
域（３ｂ）に横方向拡散長さの長い部分ができることが
ある。従って、ｐ＋形広幅ゲート領域（３ｂ）に横方向
拡散長さの長い部分ができると、この部分とこれに隣る
ｎ＋形ソース領域（４）との間の間隔が狭くなり、ソー
ス・ゲート間の耐圧が低下するおそれがあるという欠点
があった。
この発明は、上述の欠点に鑑みてなされたもので、広幅
ゲート領域とこの広幅ゲート領域に隣るノース領域との
間に、ゲート領域と同−伝導形を有しこのゲート領域の
幅および拡散深さと同程度の幅および拡散深さの補助ゲ
ート領域を設けることによって ソース・ゲート間の耐
圧か低下するおそれのない静電誘導トランジスタを提供
することを目的である。
ゲート領域とこの広幅ゲート領域に隣るノース領域との
間に、ゲート領域と同−伝導形を有しこのゲート領域の
幅および拡散深さと同程度の幅および拡散深さの補助ゲ
ート領域を設けることによって ソース・ゲート間の耐
圧か低下するおそれのない静電誘導トランジスタを提供
することを目的である。
第２図はこの発明の一実施例のｎチャネル静電誘導トラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
図において、第１図に示した従来例と同一符号は同等部
分を示し、その説明は省略する。（３Ｃ）はｐ形ゲート
領域（３ａ）の幅および拡散深さと同一の幅および拡散
深さを有しｎ−形エピタキシャル層（２）の表面部のｐ
＋形広幅ゲート領域（３ｂ）とこれに隣るｎ＋形ソース
領域（４）との間の部分にこれらの両領域（３１））、
（＜＋との間にそれぞれｎ＋形ソース領域（４）およ
びｐ＋形ゲート領域（３ａ）相互間の間隔と同一間隔を
おいて設けられたｐ＋形補助ゲート領域、（６Ｃ）はｐ
形補助ゲート領域（３Ｃ）に６１１０□膜（５）を貫通
して接続された補助ゲート電極である。なお、補助ゲー
ト電極（３Ｃ）は配線膜（８）に接続されている。
分を示し、その説明は省略する。（３Ｃ）はｐ形ゲート
領域（３ａ）の幅および拡散深さと同一の幅および拡散
深さを有しｎ−形エピタキシャル層（２）の表面部のｐ
＋形広幅ゲート領域（３ｂ）とこれに隣るｎ＋形ソース
領域（４）との間の部分にこれらの両領域（３１））、
（＜＋との間にそれぞれｎ＋形ソース領域（４）およ
びｐ＋形ゲート領域（３ａ）相互間の間隔と同一間隔を
おいて設けられたｐ＋形補助ゲート領域、（６Ｃ）はｐ
形補助ゲート領域（３Ｃ）に６１１０□膜（５）を貫通
して接続された補助ゲート電極である。なお、補助ゲー
ト電極（３Ｃ）は配線膜（８）に接続されている。
この実施例の構成は、ｐ＋形補助ゲート領域（３ｃ）お
よび補助ゲート電極（６Ｃ）以外は第１図に示した従来
例の構成と同様である。
よび補助ゲート電極（６Ｃ）以外は第１図に示した従来
例の構成と同様である。
このようなこの実施例の構成では、ｐ＋形補助ゲート領
域（３Ｃ）の幅および拡散深さがｐ＋形ゲート領域（３
ａ）の幅および拡散深さと同一であり、かつｐ＋形補助
ゲート領域（３Ｃ）とこれに隣るｎ＋形ンソー領域（４
）との間の間隔がｐ＋形ゲート領域（３ａ）およびｎ＋
形ソース領域（４）相互間の間隔と同一であるので、こ
れらの領域（３ａ）、 （３ｃ）、 （４１の横方向拡
散の長さが短くほぼ均一であり、ソース・ゲート間の制
圧が低下することがない。しかも、ｐ４形広幅ゲート領
域（３ｂ）に横方向拡散長さの長い部分ができても、こ
の横方向拡散長さの長い部分によってｐ＋形補助ゲート
領域（３Ｃ）とこれに隣るｎ＋形ソース領域（４）との
間の間隔が変ることなく、ソース・ゲート間の耐圧が低
下するおそれもない。なお、この実施例を製造する場合
には、ｐ＋形ゲート領域（３ａ）およびｐ＋形補助ゲー
ト領域（３ｂ）を形成するためのマスクパターンにｐ＋
形補助ゲート領域（３Ｃ）のパターンを追加するのみで
、第１図に示した従来例の製造工程と同一の製造工程で
製造することができる。
域（３Ｃ）の幅および拡散深さがｐ＋形ゲート領域（３
ａ）の幅および拡散深さと同一であり、かつｐ＋形補助
ゲート領域（３Ｃ）とこれに隣るｎ＋形ンソー領域（４
）との間の間隔がｐ＋形ゲート領域（３ａ）およびｎ＋
形ソース領域（４）相互間の間隔と同一であるので、こ
れらの領域（３ａ）、 （３ｃ）、 （４１の横方向拡
散の長さが短くほぼ均一であり、ソース・ゲート間の制
圧が低下することがない。しかも、ｐ４形広幅ゲート領
域（３ｂ）に横方向拡散長さの長い部分ができても、こ
の横方向拡散長さの長い部分によってｐ＋形補助ゲート
領域（３Ｃ）とこれに隣るｎ＋形ソース領域（４）との
間の間隔が変ることなく、ソース・ゲート間の耐圧が低
下するおそれもない。なお、この実施例を製造する場合
には、ｐ＋形ゲート領域（３ａ）およびｐ＋形補助ゲー
ト領域（３ｂ）を形成するためのマスクパターンにｐ＋
形補助ゲート領域（３Ｃ）のパターンを追加するのみで
、第１図に示した従来例の製造工程と同一の製造工程で
製造することができる。
この実施例では、ｐ＋形補助ゲート領域（３Ｃ）とこれ
に隣るｎ＋形ソース領域（４）との間の間隔をｐ＋形ゲ
ート領域（３ａ）およびｎ＋形ンソー領域（４）相互間
の間隔と同一にしたが、必ずしもこれはｐ）ゲート領域
（３ａ）およびｎ＋形ンソー領域（４）相互間の間隔と
同一にする必要がなく、ｐ＋形ゲート領域（３ａ）およ
びｎ＋形ソース領域（４）相互間の間隔と同程度の間隔
であればよい。また、この実施例では、ｐ形補助ゲート
領域（３ｃ）およびｐ＋形広幅ゲート領域（３ｂ）相互
間の間隔をｐ＋形ゲート領域（３ａ）およびｎ＋形ソー
ス領域（４）相互間の間隔と同一にしたか、必ずしもこ
れはｐ＋形ゲート領域（３ａ）およびｎ＋形ソース領域
（４）相互間の間隔と同一にする必要がなく、任意の間
隔にしてもよい。また、この実施例では、ｐ＋形補助ゲ
ート頒域（３ｃ）の幅および拡散深さをｐ＋形ゲート領
域（３ａ）の幅および拡散深さと同一にしたが、必ずし
もこれはｐ＋形ゲート領域（３ａ）の幅および拡散深さ
と同一にする必要がなく、ｐ＋形ゲート領域（３ａ）の
幅および拡散深さと同程度の幅および拡散深さであれば
よい。更に、この実施例では、ｎ形Ｓ１基板ｔ１］を用
いたが、これに限らず、その他の半導体基板を用いても
よい。
に隣るｎ＋形ソース領域（４）との間の間隔をｐ＋形ゲ
ート領域（３ａ）およびｎ＋形ンソー領域（４）相互間
の間隔と同一にしたが、必ずしもこれはｐ）ゲート領域
（３ａ）およびｎ＋形ンソー領域（４）相互間の間隔と
同一にする必要がなく、ｐ＋形ゲート領域（３ａ）およ
びｎ＋形ソース領域（４）相互間の間隔と同程度の間隔
であればよい。また、この実施例では、ｐ形補助ゲート
領域（３ｃ）およびｐ＋形広幅ゲート領域（３ｂ）相互
間の間隔をｐ＋形ゲート領域（３ａ）およびｎ＋形ソー
ス領域（４）相互間の間隔と同一にしたか、必ずしもこ
れはｐ＋形ゲート領域（３ａ）およびｎ＋形ソース領域
（４）相互間の間隔と同一にする必要がなく、任意の間
隔にしてもよい。また、この実施例では、ｐ＋形補助ゲ
ート頒域（３ｃ）の幅および拡散深さをｐ＋形ゲート領
域（３ａ）の幅および拡散深さと同一にしたが、必ずし
もこれはｐ＋形ゲート領域（３ａ）の幅および拡散深さ
と同一にする必要がなく、ｐ＋形ゲート領域（３ａ）の
幅および拡散深さと同程度の幅および拡散深さであれば
よい。更に、この実施例では、ｎ形Ｓ１基板ｔ１］を用
いたが、これに限らず、その他の半導体基板を用いても
よい。
なお、これまで、ｎチャネル静電誘導トランジスタを例
にと９述べたが、この発明はこれに限らず、ｐチャネル
静電誘導トランジスタにも適用することができる。
にと９述べたが、この発明はこれに限らず、ｐチャネル
静電誘導トランジスタにも適用することができる。
以」二、説明したように、この発明の静電誘導トランジ
スタでは、＠ｌ伝導形のエピタキシャル成長半導体層の
表面部の第２伝導形の広幅ゲート領域とこれに隣る第１
伝導形のソース領域との間の部分にこのソース領域との
間に第２伝導形のゲート領域および第１伝導形のソース
領域相互間の間隔と同程度の間隔をおいて上記ゲート領
域の幅および拡散深さと同程度の幅および拡散深さを有
する第２伝導形の補助ゲート領域を設けたので、この補
助ゲート領域の横方向拡散長さが、上記ゲート領域の横
方向拡散長さと同様に、短くほぼ均一であり、ソース・
ゲート間の耐圧が低下することなく、しかも上記広幅ゲ
ート領域に横方向拡散長さの長い部分かできても、この
横方向拡散長さの長い部分によって上記補助ゲート領域
とこれに隣る上記ソース領域との間の間隔が変ることな
く、ソース・ゲート間の耐圧が低下するおそれがない。
スタでは、＠ｌ伝導形のエピタキシャル成長半導体層の
表面部の第２伝導形の広幅ゲート領域とこれに隣る第１
伝導形のソース領域との間の部分にこのソース領域との
間に第２伝導形のゲート領域および第１伝導形のソース
領域相互間の間隔と同程度の間隔をおいて上記ゲート領
域の幅および拡散深さと同程度の幅および拡散深さを有
する第２伝導形の補助ゲート領域を設けたので、この補
助ゲート領域の横方向拡散長さが、上記ゲート領域の横
方向拡散長さと同様に、短くほぼ均一であり、ソース・
ゲート間の耐圧が低下することなく、しかも上記広幅ゲ
ート領域に横方向拡散長さの長い部分かできても、この
横方向拡散長さの長い部分によって上記補助ゲート領域
とこれに隣る上記ソース領域との間の間隔が変ることな
く、ソース・ゲート間の耐圧が低下するおそれがない。
第１図は従来のｎチャネル静電誘導トランジスタの一例
を示す断面図、第２図はこの発明の一実施例のｎチャネ
ル静電誘導トランジスタを示す断面図である。 図において、＋１）はｎ形６１基板（第１伝導形の半導
体基板） 、（２１はｎ−形エピタキシャル層（第１伝
導形のエピタキシャル成長半導体層）、（３ａ）はｐ＋
形ゲート領域（第２伝導形のゲート領域）、（３ｂ）は
ｐ＋形広幅ゲート領域（第２伝導形の広幅ゲート領域）
、（３Ｃ）はｐ＋形補助ゲート領域（第 “２伝
導形の補助ゲート領域Ｌ（４１はｎ＋形ノース領域（第
１伝導形のソース領域）である。 なお、図中同一符号はそれぞれ同一もしくは和尚部分を
示す。 代理人 葛 野 信 −（外１名）
を示す断面図、第２図はこの発明の一実施例のｎチャネ
ル静電誘導トランジスタを示す断面図である。 図において、＋１）はｎ形６１基板（第１伝導形の半導
体基板） 、（２１はｎ−形エピタキシャル層（第１伝
導形のエピタキシャル成長半導体層）、（３ａ）はｐ＋
形ゲート領域（第２伝導形のゲート領域）、（３ｂ）は
ｐ＋形広幅ゲート領域（第２伝導形の広幅ゲート領域）
、（３Ｃ）はｐ＋形補助ゲート領域（第 “２伝
導形の補助ゲート領域Ｌ（４１はｎ＋形ノース領域（第
１伝導形のソース領域）である。 なお、図中同一符号はそれぞれ同一もしくは和尚部分を
示す。 代理人 葛 野 信 −（外１名）
Claims (1)
- １１１第１伝導形の半導体基板、この半導体基板の主面
上に形成された第１伝導形のエピタキシャル成長半導体
層、同一幅と同−拡散深さとを有し上記エピタキシャル
成長半導体層の表面部に順次互いの間に第１の間隔をお
いて形成された複数個の絹１伝導形のソース領域、同一
の幅および同−拡散深さを有し上記エピタキシャル成長
半導体層の表面部の順次相隣る上記ソース領域間の各部
分にそれぞれこれらの部分の両側の上記ソース領域との
間に第２の間隔をおいて形成された複数個の第２伝導形
のゲート領域、上記ゲート領域の幅および拡散深さと同
程度の幅および拡散深さを有し上記エピタキシャル成長
半導体看の表面部の上記複数個のソース領域の形成領域
の両弁側の部分にそれぞれ上記ソース領域との間に上記
第２の間隔と同程度の間隔をおいて形成された第２伝導
形の補助ゲート領域、および上記ゲート領域の幅より広
い幅と上記ゲート領域の拡散深さより深い拡散深さとを
有し上記エピタキシャル層の表面部の上記２個の補助ゲ
ート領域の外側の部分にこれらの補助ゲート領域との間
に距離をおいて形成された２個の第２伝導形の広幅ゲー
ト領域を備えた静電誘導トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14086582A JPS5929468A (ja) | 1982-08-11 | 1982-08-11 | 静電誘導トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14086582A JPS5929468A (ja) | 1982-08-11 | 1982-08-11 | 静電誘導トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929468A true JPS5929468A (ja) | 1984-02-16 |
Family
ID=15278539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14086582A Pending JPS5929468A (ja) | 1982-08-11 | 1982-08-11 | 静電誘導トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1535828A3 (en) * | 2003-11-27 | 2006-03-08 | Showa Corporation | Suspension apparatus of vehicle |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5067085A (ja) * | 1973-10-13 | 1975-06-05 | ||
| JPS51129184A (en) * | 1975-05-02 | 1976-11-10 | Nec Corp | Vertical type field efect transistor |
| JPS5487488A (en) * | 1977-12-23 | 1979-07-11 | Mitsubishi Electric Corp | Field effect semiconductor device |
-
1982
- 1982-08-11 JP JP14086582A patent/JPS5929468A/ja active Pending
Patent Citations (3)
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| JPS5067085A (ja) * | 1973-10-13 | 1975-06-05 | ||
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| EP1535828A3 (en) * | 2003-11-27 | 2006-03-08 | Showa Corporation | Suspension apparatus of vehicle |
| US7364000B2 (en) | 2003-11-27 | 2008-04-29 | Showa Corporation | Suspension apparatus of vehicle |
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