JPS59225526A - 平坦化方法 - Google Patents

平坦化方法

Info

Publication number
JPS59225526A
JPS59225526A JP9960683A JP9960683A JPS59225526A JP S59225526 A JPS59225526 A JP S59225526A JP 9960683 A JP9960683 A JP 9960683A JP 9960683 A JP9960683 A JP 9960683A JP S59225526 A JPS59225526 A JP S59225526A
Authority
JP
Japan
Prior art keywords
polystyrene
substrate
unevenness
etching
etching speed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9960683A
Other languages
English (en)
Inventor
Tsunetoshi Arikado
経敏 有門
Iwao Tokawa
東川 巌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP9960683A priority Critical patent/JPS59225526A/ja
Publication of JPS59225526A publication Critical patent/JPS59225526A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、段差を有する下地表面ζ−形成された絶縁j
―を平坦化する方法(−関する。
〔従来技術とその問題点〕
半導体集積回路の如き小型電子装置を製作する場合、絶
縁層と導体層とを順次形成すると共6二写真蝕刻法(二
よυ上記絶縁層および導体層を所定のパターン(二加工
するため、それらのパターニング(二よりいくつかの膜
層の厚さになぞらえる高さ変化が生じる。この高さ変化
は、装置宍面(ユ非常(二    □大きな段差を生じ
させる。そして、この様な段差がある表面上(=導体層
、例えばアルミニウム膜を蒸着等の手段で付着させた場
合、アルミニウム膜が段差の側面で薄くなったp、段差
が急峻で微細なところでは全く付着しない状態となり、
導体層の断線が生じ、製品の歩留シを低下させたり、使
用時の故障率を高めることにもなる。
従来、上述した導体層の断線を防止するため口、導体層
を形成する前の絶縁膜光1面を平坦化する方法として、
例えばSin、に燐を含ませたガラス層を1000 (
C)以上の加熱処理によって産性流動させる所謂ガラス
フロー法、オルガノシラン等の有機系物質を塗布し焼結
する新開塗布法、或いは絶縁膜を逆スパツタして平坦(
ニする逆スパツタ法等が知られている。
しかし、前記ガラスフ0−法では、高温処理が必要なた
め、導体層として低融・点金属例えばアルミニウムが形
成された後弓;更に導体層を設けるための相互間の絶縁
膜(−は適用できず、しかも半導体基板内(二予め導入
されている不純物、例えば燐。
砒素、硼素が高温処理過程で再分布するため半導体装置
の高密度化および簡速化には適していない。
また、前配慮布法では緻密な絶縁膜を得るのが因縁なた
め9&湿性が大きく、シかもピンホールが多い等のため
アルミニウムの等体層が腐食した多配線相互r1.fl
 (:Zリークシ流が生じたシする欠点がある。
・さら6二、前記逆スパツタ法では下地としてのアルミ
ニウム配線や多結晶シリコン等とのエツチング選択比が
得られず、またエツチング速度が小さいという欠点がお
る。
そこで最近絶縁膜上4;レジストを塗布してレジスト嵌
置を平坦亀;シた後、たとえば反応性イオンエッチジグ
法(二よりレジストと絶縁膜の赤面とをがらレジストを
はじめとする有機物を回転塗布した場合には、一般(一
完全C:基板の凹凸を平坦化しえずまた微細な溝艦;レ
ジメ・トを完全(二埋めることができないという欠点が
あった。
〔発明の目的〕
本発明は、上記難点を解決するため(二なされたもので
あシ、その目的とするところは、基板表面を完全(−平
坦化する方法を提供すること<:ある。
〔発明の概要〕
本発明は、たとえばポリスチレンのごとき熱変形温度の
低い材料を回転塗布後、熱変形温度以上う二加熱して流
動せしめた後備外光照射(二よシ同化し、次口該材料と
下地材料のエツチング速度が等しい条件下でエツチング
を行ない、下地材料の凹凸を平坦化することをq#徴と
する。
〔発明の効果〕
本発明も;よれば、すぐれた平坦化を達成することがで
なる。
〔発明の実施例〕
以下1;本発明の一実施例を図面を用いて説明する。
まず第1図(−於いて、P型Si (1,0,0)基板
lを準備し、1000’Cff1式酸化法によシ、2μ
mの二酸化シリコン膜2を形成する。次にポジ厘フォト
レジストを使用してレジストパターン3t−形成後、C
H4/Ml (混合比2:1)を使用した反応性イオン
エツチング法(二よシレジストパターン3をマスクとし
て二酸化シリコン膜2を1μmだけエツチングし、つい
でプ、ズ=灰1.法(ユよっ−c7オ4.シスト3を除
去し一板l上(二凹凸を形成する(第1図)。
咳基板上鴫二分手1k10万のポリスチレンのエチルセ
ルソルブアセテ−)M液を3000回転毎回転目転塗布
する。第2図1a)は、この時点でのポリスチレン4の
塗布形状を示す拡大断面図である。ある程度平坦化され
ているが、完全ではなく、ポリスチレン表面の形状は基
板の凹凸を反映している仁とは明らかであるC該基板を
200℃シニ保たれたオープン内で1時間加熱処理する
。ポリスチレンの熱変形温度は約100℃であるため、
200℃の加熱によシ軟化流動する。第2図(b)は、
゛この熱処理後のポリスチレンの形状を示す。極めて完
全(=凹凸が平坦化されていることが明らかでおる。次
C二反応性イオンエツチング法ζ二よシエッチングを行
なうわけであるが、このままの状態でエツチングを行な
うと、エツチング中(ニプラズマの熱のため流動が起こ
9またプラズマから放射される紫外光ζ;よって同化が
同時(;進行するため、スチレン表面ζ;しわがよった
形とな9うまくエツチングが起こらない。そこで該基@
 E I KWのHg −Xs 9ンプを使用して紫外
光を10分間照射し、架橋させた後CF4ガス雰囲気下
圧力0.04 Torr印加rf電力300Wの条件で
行なう。本条件下ではSlO*  のエツチング速度と
ポリスチレンのエツチング速度がほとんど等しいため(
二、第2図(c)に示すごとく、全面エツチング1二よ
シ凹凸を平坦化することができる。
以上本発明の一実施例として、ポリスチレンを使用した
例を述べたが、回転塗布する材料はポリスチレンのみな
らずその時導体をはじめとして熱変形温度が低く、かつ
紫外光4:よって架橋する材料であれば同様の効果が期
待できることは自明である。
また本実施例C二おいては、ポリスチレン層を厚く塗布
し完全平坦化の倒置:ついて述べたが、ポリスチレン層
の膜厚および熱流動処理時間を制御すること櫨二よって
ポリスチレン層の形状を変化させることが可能で61)
、それ1二よってたとえば凸部の上端部のみのエツチン
グまたはテーパ加工等も行ないうる。
【図面の簡単な説明】
第1図及び第2図は本発明による平坦化工程を示す断面
図でおる。 1・・・P型st (i、 o、 o)基板、 2・・
・シリコン酸化膜、3・・・レジストパターン、  4
・・・ポリスチレン膜。 (7317)弁理士 則 近 憲 佑  (ほか1名)
111図 第  2  図

Claims (1)

  1. 【特許請求の範囲】 (,1)  表面C二段差または凹凸を有する基板上1
    ;有機高分子膜を塗布する工程と、該有機高分子膜を熱
    変形温度以上し加熱する工程と、該有機高分子膜4;紫
    外光を照射する工程と該有機高分子膜と下地基板とをエ
    ツチングする工程とを具備したことを特色とする平坦化
    方法。 (2)繭配有機^分子膜瀘ポリスチレンまたはその誘等
    体でる。やことを特徴とする特許請求の範囲第1項記載
    の平坦、化方法。 (3)  前記エツチングが、7レオン系ガスを用い瓢
    なされるドライエツチングであることを特徴とする特許
    請求の範i+13第1項記載の平坦化方法。
JP9960683A 1983-06-06 1983-06-06 平坦化方法 Pending JPS59225526A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9960683A JPS59225526A (ja) 1983-06-06 1983-06-06 平坦化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9960683A JPS59225526A (ja) 1983-06-06 1983-06-06 平坦化方法

Publications (1)

Publication Number Publication Date
JPS59225526A true JPS59225526A (ja) 1984-12-18

Family

ID=14251748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9960683A Pending JPS59225526A (ja) 1983-06-06 1983-06-06 平坦化方法

Country Status (1)

Country Link
JP (1) JPS59225526A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01118507A (ja) * 1987-10-30 1989-05-11 Nec Corp 平坦化材料
US4983545A (en) * 1987-03-20 1991-01-08 Nec Corporation Planarization of dielectric films on integrated circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4983545A (en) * 1987-03-20 1991-01-08 Nec Corporation Planarization of dielectric films on integrated circuits
JPH01118507A (ja) * 1987-10-30 1989-05-11 Nec Corp 平坦化材料

Similar Documents

Publication Publication Date Title
JPH0645327A (ja) 半導体装置の製造方法
JPH08181210A (ja) 半導体装置の製造方法
JPS6350860B2 (ja)
JPH0583183B2 (ja)
JPH0947722A (ja) シリカ系被膜の形成方法
JPH0722160B2 (ja) 集積回路上の絶縁性構成体及びその製造方法
JPH07120650B2 (ja) スピンオンしたゲルマニウムガラス
KR100283858B1 (ko) 초전도 소자 제조방법
JPS59225526A (ja) 平坦化方法
JPS6126240A (ja) 絶縁分離方法
JPH0936117A (ja) 多層配線形成法
JPH01212439A (ja) 層間膜の加工法
JPS586306B2 (ja) ハンドウタイソウチノ セイゾウホウホウ
JPS5935451A (ja) 層間絶縁膜の形成方法
JPS59148350A (ja) 半導体装置の製造方法
JPH0265256A (ja) 半導体装置の製造方法
JP3911209B2 (ja) 有機薄膜の表面処理方法
JPS59225529A (ja) 絶縁層の平坦化方法
JPH10214892A (ja) 半導体装置の製造方法
JPH04234123A (ja) 半導体装置の製造方法
JPH02230735A (ja) 半導体装置の製造方法
JPS61154148A (ja) 半導体装置の製造方法
JPH08111458A (ja) 半導体装置およびその製造方法
JPS59114824A (ja) 半導体装置の平坦化方法
JPH01128449A (ja) 平担化された層間絶縁膜の形成方法