JPH0583183B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 この発明は高性能VLSI半導体チツプの製造に
関するものであり、特に、上記半導体チツプの個
性化のための複数レベルの相互接続導体を製造す
る方法に関するものである。

Ｂ 従来技術 半導体チツプは、接点が配線パターンで相互接
続されているデバイスの配列からなる。一定のチ
ツプ上に形成されるデバイスの密度が増大するに
したがつて、各種のデバイス間を相互接続するの
に問題が生じる。一定のチツプ上のデバイスおよ
び回路の密度の利点を最大限に利用するために、
チツプ上の各種のデバイスおよび回路要素の間
に、高密度になるよう相互接続を行なうことが必
要である。しかし、１つのチツプ上のデバイスお
よび回路の集積度のため、単一レベルの導線ネツ
トワークで相互接続を行なうことはできなくなつ
た。代りに、少なくとも２つ、好ましくは３つ以
上の、絶縁層で分離された導体による相互接続レ
ベルを設ける必要がある。これらの異なる相互接
続パターン・レベルの間に、これらのレベルを分
離する絶縁層を通じてエツチングし、金属を充填
してスタツドを形成させたバイア・ホールにより
接続が行なわれる。これらの導体スタツドで接続
された個々のレベルを有する多重レベルの導体配
線相互接続パターンは、信号をチツプ上の回路に
分配する動作を行なう。

従来技術の多重レベル相互接続システムでは、
一般にフオトレジストによるパターン付けおよび
エツチング操作により、絶縁材料と導電性材料
（金属）との連続層を構成し、個性化相互接続シ
ステムを形成している。しかしこの製造方法に固
有の工程に関する設計の制約により、製造できる
多重レベルの相互接続システムはその相互接続全
体の密度が大幅に制限を受ける。

特に、与えられた相互接続レベルおよび内部の
バイア・スタツドの相互接続配線は、現在のとこ
ろリフトオフ・ステンシルを介しての金属蒸着に
より個別に形成されている。一般に、オーバーハ
ングを有する間隔をあけた脚柱（ペデスタル）が
リフトオフ・ステンシルの形成に使用される。各
種の脚柱の間の空間に金属を蒸着すると、脚柱の
オーバーハングにより、オーバーハングの真下の
区域は金属がないままになる。次に蒸着した層を
溶剤に浸漬すると、溶剤は脚柱の基部と蒸着金属
との間の金属のない区域を通じて脚柱を侵食し、
これにより脚柱が除去されるが、金属スタツドま
たはラインは残る。

しかし、蒸着した金属はきわめて共形である。
この蒸着の共形の性質により、蒸着層は孔のトポ
ロジに従うため、バイア・ホール上の蒸着層に著
しい沈下を生じる。この結果蒸着金属層が平坦性
に欠け、相互接続ラインの上部とバイア・スタツ
ドの上部のレベルが異なるため、後の処理工程に
誤差の問題が生じる。この誤差の問題は、相互接
続層の数が増大するにつれて悪化する。さらに、
バイア・ホールの縁部が鋭いと、これらの縁部で
共形層の破断を生じるという欠点がある。

この問題を解決するためには、バイア・ホール
の縁部を丸くしなければならない。しかし、この
ようなバイアの縁部を丸くすると、バイア・ホー
ルを配置する絶縁層の表面におけるバイア・ホー
ルの面積が増大する。その結果、バイア・ホール
の面積増大により、その絶縁層上に配置される相
互接続の導体パターンの密度が著しく減少する。

この方法のもう１つの問題点は、直径12cmを超
える基板からのリフトオフに必要な、十分に小さ
い入射角で金属を蒸着させる方法が知られていな
いことである。このような直径の大きい基板に蒸
着技術を適用すると、脚柱のオーバーハングの下
にも金属が付着して、脚柱の除去が不可能にな
り、短絡の原因ともなる。

さらに、金属蒸着技術には、ステンシル脚柱を
除去した後、隣接するスタツドまたはラインとの
間に、アスペクト比（高さと幅の比）の高い空間
を有する絶縁層を、適切に形成することが困難で
あるという問題がある。隣接する高さ２〜３ミク
ロンのスタツドまたはラインとの間の空間が２ミ
クロン未満になると、この絶縁の問題が重大にな
る。

導電層を付着させるためのもう１つの方法に、
スパツタリングがある。しかし、スパツタリング
した金属は、スタツドや相互接続ラインを形成す
るための脚柱の側壁やオーバーハングをコーテイ
ングし、密着するため、上記のリフトオフ・ステ
ンシルを介してのパターン形成には望ましくな
い。脚柱のオーバーハングより下の側壁に金属が
密着すると、溶剤が脚柱に到達せず、脚柱の除去
ができなくなる。従来行なわれていたスパツタリ
ングはまた、バイアの側壁にも付着し、蓄積する
傾向があるため、垂直な壁面を有する深いバイア
の充填にも不適当である。したがつて、これらの
側壁の金属コーテイングの厚みが増すと、反対側
のオーバーハング上の金属コーテイングが結合し
て、脚柱と脚柱の間に充填されない空隙が生じ
る。

スパツタリングはバイア・ホールの充填には適
さないが、スパツタリングを相互接続レベルのラ
インの形成に使用することは可能である。この技
術はまず与えられた絶縁層上に金属層をスパツタ
リングした後、スパツタリングした層の一部を除
去して各種の金属ラインを画定する方法である。
この金属の除去は湿式エツチング法、または反応
性イオン・エツチング法で行なう。しかし、湿式
エツチング法は本質的に等方性で、高密度のパタ
ーンの形成には用いることができない。しかし、
RIEは本質的に異方性で、最初に適当なRIEバリ
アを付着させれば、高密度の導体パターンの形成
に使用することができる。しかし、金属RIEに用
いるCl₂ガスは、下のデバイスを腐食する。さら
に、RIEのエツチ速度は、エツチング工程中に生
成するある種のRIE副産物のためパターンに依存
する。そのため、一定のチツプ上の近接したライ
ン・パターンと、離れたラインではエツチ速度が
異なる。さらに、標準のRIEは各種の誤差範囲を
見越してオーバーエツチングする必要があるた
め、オーバーエツチングした領域の下に露出した
バイア・スタツドにマウスホールが形成される。
さらに、現在のところ、相互接続の形成に適した
合金である２重量％を超えるCuを含有するAl−
Cu合金に適するRIEエツチングは工業的に開発
されていない。

Ｃ 発明が解決しようとする問題点 本発明の目的は、上述した問題を解決し、バイ
ア・スタツド導体を含む相互接続導体を平坦に且
つ正確に形成する方法を提供することである。

Ｄ 問題点を解決するための手段 本発明は、半導体チツプ上の絶縁層に形成され
たバイア・ホールに対するバイア・スタツド導体
と、この絶縁層上の相互接続層とを同時に且つ平
坦に形成する。本発明は、スパツタリング条件を
制御して導電材料をバイア・ホールに誘導する
“高移動度スパツタリング”を使用する。この高
移動度スパツタリングは、絶縁層の表面の近くの
非移動性スパツタ種（species）を実質的に排除
し、７ミクロン・トール未満の圧力でスパツタリ
ングし、チツプのバイアス電圧を、導電材料の平
坦化に必要な電圧より高く、バイア・ホール中へ
の材料の集中が生じるバイアス電圧よりは低い電
圧に維持し、絶縁層の表面温度を、導電材料の移
動を促進するのに十分な温度に保つことを含む。

この発明の実施例では、絶縁層の表面の近傍の
非移動性スパツタ種を除去する工程は、スパツタ
リングの間10^-7トール未満の背景圧力を維持する
工程からなる。スパツタリングの工程は、５ミク
ロン・トール未満のスパツタ圧力で行なうことが
好ましい。さらに、チツプに与えるバイアス・レ
ベルは−125ないし−300Vの範囲であることが好
ましい。最後に、スパツタリングする導電材料が
合金の場合は、スパツタリングされる層の表面温
度は350℃ないし500℃の範囲に維持することが好
ましい。

この発明の１実施例では、バイア・ホール形成
工程は、ポリイミド絶縁層中にバイア・ホールを
形成する工程にすることができる。この発明の他
の実施例では、バイア・ホール形成工程は、平坦
なSiO₂絶縁層中にバイア・ホールを形成する工
程とすることができる。

Ｅ 実施例 この発明は、半導体チツプの絶縁層上に１レベ
ルの相互接続導体と、上記絶縁層を通じてレベル
間バイア・スタツドとを同時に形成する方法から
なる。この方法は、特別な平坦スパツタリングを
使用して、（粒子ビームによる導電層のサブトラ
クテイブ・エツチングとの組合せで、）所定のレ
ベルにおける導電ラインと、レベル間のバイア・
スタツドとを同時に形成する。この工程の組合せ
により、アスペクト比の高いバイア・ホールの形
成と充填が可能になるとともに、平坦な相互接続
導体レベルが形成される。したがつて、この方法
は特に高密度の相互接続パターンに適している。

この発明の方法を、２種類の実施例により説明
する。実施例の１つはSiO₂絶縁層上の相互接続
層およびスタツドの形成に関するものであり、第
２の実施例は、ポリイミド絶縁層上の相互接続層
およびスタツドの形成に関するものである。もち
ろん、この発明はSiO₂またはポリイミド絶縁層
の使用のみに限定されるものではない。この発明
はむしろ、絶縁層上に電導ラインのレベルを形成
すると同時に、その絶縁層中のバイア・ホールを
充填することが必要な場合に広く適用することが
できる。

第１の実施例を第１Ａ図ないし第１Ｇ図に示
す。この実施例はSiO₂絶縁層上に相互接続レベ
ルの導体を形成し、その絶縁層を通してバイア・
スタツドを形成する方法に関するものである。第
１図の例では、たとえば半導体層である層１４上
に設けた１組の導体１０および１２の上に相互接
続レベルを形成する。この相互接続レベルは、絶
縁層により導体１０および１２から分離しなけれ
ばならない。さらに、この相互接続レベルから、
この絶縁層を通つて、この導体１０および１２ま
で、電導性のバイア・スタツドを形成しなければ
ならない。導体１０および１２上に絶縁層を形成
し、その中に導体１０および１２までバイア・ホ
ールを形成する予備工程は周知のとおりである。
たとえば、絶縁層、および絶縁層を通るバイア・
ホールを形成するには、下記の方法が用いられる
が、この方法に限定されない。

絶縁層を形成する第１の工程は、通常の洗浄法
による層１４の表面ならびに導体１０および１２
の表面の洗浄である。たとえばイソプロピルアル
コールで洗浄後すすぎおよび乾燥を行なう。

次の工程は層１４の表面上、ならびに導体１０
および１２の上と周囲に平坦なSiO₂を付着させ
る工程である。この層１６は第１Ａ図に示すよう
なもので、厚みは2.0ミクロン程度である。たと
えば、この層を付着させるのに２段階付着法を用
いることができる。第１の段階は陽極バイアス電
圧110V、電力2.2KW、時間10分の条件で平坦ス
パツタリングにより石英を付着させる。この第１
のスパツタ付着は、スパツタ層の下の金属または
半導体が再スパツタリングにより破壊されないよ
うにするものである。次に第２の石英層を、陽極
電圧430V、電力4.4KWの条件で、厚みが約28000
オングストロームになるまで第１の石英層の上に
スパツタリングする。

次の工程は、このSiO₂絶縁層１６の平坦化で
ある。通常この平坦化は、平坦化レジストを塗布
した後、反応性イオン・エツチバツクを用いて平
坦な表面を得る。たとえば、この平坦化工程は、
レジスト接着促進剤を塗布した後、約２ミクロン
の厚みの、たとえばAZ1350J（商品名）等のレジ
ストを塗布する。次にこのレジスト層を90℃で約
10分間ベーキングする。次に、RIEによるエツチ
バツクを行なう。RIEエツチバツクに使用するパ
ラメータは圧力100ミクロン・トル、DE−100
（CF₄92％＋O₂8％）の流速50SCCM、電力1350W
で、元の石英の表面より3000オングストローム下
がつたところを終点とする。

次に絶縁層１６の平坦化した表面上に窒化物層
１８を付着させる。通常この窒化物は窒化シリコ
ンで、厚みは約0.3ミクロンである。付着の方法
は従来の低温プラズマ法による。このSi_xN_y層
は、SiO₂層１６のピンホールを覆うのに用いる。
さらに、この窒化シリコン層はSiO₂絶縁層とと
もに、下の構造を安定化する。平坦化したSiO₂
絶縁層と、その上に付着させた窒化シリコン層１
８を第１Ｂ図に示す。

次の工程は窒化シリコン層１８とSiO₂絶縁層
１６を通して、下の導体１０および１２まで、バ
イア・ホールを形成することである。絶縁層を通
してバイア・ホールを形成するには、いくつかの
方法が知られている。たとえば、これらのバイ
ア・ホールは標準的なフオトリソグラフイにより
形成することができる。典型的なフオトリソグラ
フイ技術は下記の工程からなる。通常１〜２ミク
ロンの厚みのフオトレジストを塗布した後、所定
時間ベーキングを行なう。次にこのフオトレジス
ト層の上にマスクを形成し、マスクのかかつてい
ない部分を紫外線に露出する。次にこのフオトレ
ジスト層を現像剤ですすぎ、導体１０および１２
の真上にある部分を除去する。このパターンを付
けたフオトレジスト層２０を第１Ｃ図に示す。フ
オトレジスト層２０中に孔２２および２４をそれ
ぞれ導体１０および１２の真上に形成する。

この工程の次の段階は、窒化シリコン層１８お
よびSiO₂層１６を通してのバイア・ホールの形
成である。これらのバイア・ホールを形成するた
めには、各種のエツチング技術が用いられる。１
実施例では、これらのバイア・ホールは、反応性
イオン・エツチングにより形成する。たとえば、
典型的なRIEは、下記のパラメータを用いて行な
う。酸素約８％、CF₄約92％の混合気体を圧力50
ミクロン、流速20SCCM、電圧1350Wの条件で、
終点を20％または3000オングストローム、オーバ
ーエツチする。バイア・ホール２６および２８を
持つSiO₂絶縁層１６を第１Ｄ図に示す。次にフ
オトレジスト・マスクをNMP（Ｎメチルピロリ
ドン）またはO₂プラズマによりストリツピング
して除去する。

この発明の方法の次の工程は、窒化シリコン層
１８の表面上、およびバイア・ホール２６および
２８中に導電材料を平坦化スパツタリングする重
要な工程である。従来技術による導電材料のスパ
ツタリングはバイア・ホール中に空隙を形成する
ことが知られている。空隙の形成を防止し、アス
ペクト比が1.5（高さ1.5に対し幅１）以上のバイ
ア・ホールの充填のために、この発明は高移動度
スパツタリング法を用い、導電材料の分子をバイ
ア・ホール中で最低のエネルギー状態に達するま
で移動させる。この高移動度スパツタリングは、
絶縁層の表面の近くの非移動性スパツタ種を実質
的に排除し、７ミクロン・トール未満の圧力でス
パツタリングし、チツプのバイアス電圧を、導電
材料の平坦化に必要な電圧より高く、バイア・ホ
ール中への材料の集中が生じるバイアス電圧より
は低い電圧に維持し、絶縁層１６−１８の表面温
度を導電材料の平坦化が生じる温度より高く、導
電材料の相変化が生じ、またはデバイスの破損や
ヒロツクの成長が起こる温度よりは低く維持する
工程を含む。

この高移動度スパツタリングの好ましい実施例
では、スパツタリング・プラズマ中の非移動性種
は、スパツタリング中の背景圧力を10^-7トール未
満、好ましくは10^-8トール未満に維持することに
より除去される。この工程により排除される非移
動性種は、スパツタリングされる導電材料の種類
による。たとえば、Al−Cu導電材料の場合は、
代表的な非移動性種はAlO₂、AlN₂およびAlN₃
である。

この高移動度スパツタリングは、各種の移動性
導電材料種の平均自由行程を増大させるため、ス
パツタ圧力を７ミクロン・トール未満、好ましく
は５ミクロン・トール未満にする必要がある。平
均自由行程をこのように増大させることによつ
て、導電材料の分子が深いバイアの底部にまで移
動する確率が増大する。

この高移動度スパツタリングを得るためのバイ
アス電圧は、使用するスパツタリング装置によ
り、実験的に決定する。バイアス電圧はスパツタ
リング・ガスの分子、たとえばアルゴン分子が、
すでに絶縁層の表面上に付着した導電材料層に衝
突し、そしてこの表面上の導電材料の分子が、最
低のエネルギー状態に達するまで移動性を維持す
るのに十分な程度のエネルギーを与えるようにし
なければならない。このように、このバイアス
は、穏やかな再スパツタリングを促進する電圧と
する必要がある。したがつて、このバイアス電圧
は、導電材料の平坦化に必要な装置バイアス電圧
より高く、バイア・ホールへの材料の集中が起こ
るバイアス電圧よりは低くする。一般に、Al−
Cuのアルゴン・スパツタリングのため半導体チ
ツプに印加する装置バイアス電圧は−125ないし
−300Vの範囲である。

最後に、この高移動度スパツタリングでは、ウ
エーハ・チツプ表面温度を、付着した導電材料の
分子がバイア・ホール中で最低のエネルギー状態
に達するまで移動を続けるような温度、すなわ
ち、絶縁層表面上の導電材料被膜が導体の移動性
を促進するのに十分なエネルギー・レベルに維持
されるような温度にする必要がある。一般に、こ
のウエーハ表面温度は350℃ないし500℃の範囲で
ある。しかし、使用する精密な温度は、使用する
導電材料の種類に依存し、実験的に決定しなけれ
ばならない。

１例として、Al−Cuのスパツタリングのため
の高移動度スパツタリングのパラメータを示す
が、これに限定するものではない。この例では、
絶縁層表面１６−１８をたとえばBHFとグリセ
リンの10：１の溶液を用いて28℃で10秒間予備洗
浄する。次に１：10のNH₄OH雰囲気を用いて10
秒間すすぎおよび乾燥を行なう。次に、この洗
浄、すすぎおよび乾燥を行なつた表面を１分間ス
パツタ・エツチングする。次にAl−Cuを、スパ
ツタ圧力５ミクロン・トール、ウエーハ・バイア
ス電圧−175V、スパツタ電力8KW、ウエーハ温
度約450℃の条件で、厚み10000オングストローム
になるまでスパツタリングする。

第１Ｅ図に絶縁層１８−１６上に形成したAl
−Cu層３０を示す。第１Ｅ図は金属導体１０お
よび１２にそれぞれ接続するAl−Cuスタツド３
２および３４の形成も示す。この図から、スタツ
ド３２および３４には空隙がなく、Al−Cu層３
０は実質的に平坦であることがわかる。

この方法の次の工程は、所要の導電材料ライン
のパターンを形成するため導電材料層３０の一部
を除去することである。この工程は、導電材料３
０のスパツタリングした表面上にマスクを形成
し、除去すべきスパツタリングした導電材料の領
域を画定する。このマスク形成工程も、フオトレ
ジスト層を塗布し、そのフオトレジスト層の特定
のパターンを紫外線に露出し、フオトレジストを
現像した後、露出したフオトレジストの部分を除
去することにより行なう。得られたフオトレジス
トのマスク層４０を第１Ｆ図に示す。除去すべき
導電材料の部分の上のフオトレジスト・マスク４
０に開口部４２および４４が形成される。

このマスク形成工程の後、マスクを掛けた表面
をイオン・ビーム・ミリングして、マスクにより
画定された領域の導電材料を除去する。イオン・
ビーム・ミリングは非常に高密度のラインを形成
するため好ましい方法である。各種のイオン・ビ
ームを用いることができるが、その中のイオンは
不活性であることが好ましい。たとえば、このイ
オン・ビーム・ミリング工程は下記のパラメータ
を用いて行なうことができる。入射角：垂直から
約5°、アルゴン粒子ビーム・エネルギー：
550eV、電流密度：0.75ｍＡ−cm²。たとえば、こ
のイオン・ビーム・ミリング工程は約1.2ミクロ
ンを除去し、第１Ｇ図に示す開口部５２および５
４を形成するのに用いる。これらの開口部５２お
よび５４により、導電材料層３０中に各種の導電
ラインを形成するのが容易になる。

この方法の次の工程は、フオトレジスト・マス
ク層４０の除去である。たとえば、このフオトレ
ジスト・マスク４０はO₂プラズマ・ストリツピ
ングまたはNMPにより除去することができる。
得られたパターンを付けた導電材料３０の相互接
続レベルと、レベル内のバイア・スタツド３２お
よび３４を有するデバイスを第１Ｇ図に示す。

上記の工程は、導電材料の各レベルと、これに
接続するバイア・スタツドを形成するために繰返
して行なうことができる。

この発明の方法はまたポリイミド絶縁層を使用
して行なうこともできる。標準的なポリイミド層
を形成する方法は、第１に標準的な洗浄剤を使用
して、表面を予備洗浄した後、すすぎおよび乾燥
サイクルを行なう。液状のポリイミドをこの表面
に塗布してスピニングする。このスピニングによ
り、ウエーハの表面上にポリイミド材料が流れて
比較的均一な厚みになる。たとえば、
THERMID600−Ｐポリイミドを1.5〜2.0ミクロ
ンの厚みに塗布する。次にこのポリイミド層を加
熱して、材料の脱水／硬化を行なう。上記のポリ
イミド材料の場合は、この硬化は170℃で10分間
ベーキングしてポリイミドから溶剤を除去した
後、250℃で30分間２回目のベーキングをしてポ
リイミドをイミド化し、さらに400℃で１時間３
回目のベーキングをしてポリイミド材料を架橋す
る。

ウエーハ上にポリイミド層を形成した後、その
上に標準的なフオトレジストのマスクを形成し
て、ポリイミド中にバイア・ホールを画定する。
このフオトレジスト・マスクは、前に説明したよ
うな標準的なフオトリソグラフイ技術により形成
する。第２Ａ図に上記のポリイミド層６０と、そ
の上に形成したフオトレジスト・マスク６２を示
す。たとえば、このフオトレジスト層は約2.0ミ
クロンとすることができる。

この方法の次の工程は、フオトレジスト・マス
ク６２に覆われていないポリイミドを除去するこ
とである。たとえば、このポリイミド除去工程
も、O₂中での反応性イオン・エツチングによつ
て行なう。次に前記の実施例で説明したように
（NMP45分間）、標準的なストリツピングにより
フオトレジスト層６２を除去する。得られたポリ
イミド層と、その上に形成したエツチングしたバ
イア・ホール６４および６６を第２Ｂ図に示す。

この方法の実施例の次の工程は、導電材料を高
移動度スパツタリングして、相互接続レベル層を
形成し、バイア・ホール６４および６６を充填す
る工程である。ポリイミド層６０を直接シリコ
ン・ウエーハの表面上に形成した場合は、バイ
ア・ホール６４および６６の中に接点導体を塗布
して、導電材料と下の半導体材料の相互拡散を防
止するバリアとして作用させることが望ましい。
たとえば、このバイア導体はTiWまたはＷの
2000オングストロームの厚みに高移動度スパツタ
リングしたものを用いることができる。必要がな
い部分はその上の導電材料と共に除去する。次に
このバリア導体に、必要な厚みの必要な導電材料
を高移動スパツタリングする。たとえばAl−Cu
合金を1.2〜2.0ミクロンの厚みにスパツタリング
することができるが、これに限定するものではな
い。上記の高移動度スパツタリング工程はいずれ
も、この方法の前記の実施例について説明したよ
うに、特別に選択したスパツタ・パラメータを使
用して、必要なスパツタ分子の移動度を高めるこ
とがわかる。特に、移動しないスパツタ分子の濃
度、スパツタ圧力、ウエーハ・チツプのバイアス
電圧、およびウエーハ温度は、上記の高移動度ス
パツタリングを生じるように制御される。得られ
たスパツタリングした導電材料層は第２Ｃ図の層
６８で示す。この層６８の表面も実質的に平坦
で、バイア・スタツド７０および７２には空隙は
形成されない。

この高移動度スパツタリングの後、導電層６８
にパターン付けをしてその中に明確な導電ライン
を形成しなければならない。このパターン付けも
マスク７４（第１Ｄ図参照）を上記の方法でスパ
ツタリングした層６８上に形成した後、このマス
ク層を介してイオン・ビーム・ミリングを行な
う。

たとえば、このイオン・ビーム・ミリング工程
は、フオトレジストの厚みに30000オングストロ
ームを加えた厚みを除去するように設定する。こ
の工程で得られた導電材料層６８中のホール７６
および７８は相互接続レベルのための導電ライン
を効果的に画定する。次にフオトレジスト・マス
ク７４をNMP中でストリツピングにより除去す
る。得られた相互接続レベル導電層６８と、バイ
ア・スタツド７０および７２を有するウエーハを
第２Ｅ図に示す。

上記の工程は各導電材料の相互接続層と、それ
に接続するバイア・スタツドを同時に形成するた
めに繰返して行なうことができる。

この方法によれば、従来技術によるよりもアス
ペクト比の著しく高いバイア・スタツドを形成す
ることができる。特に、従来のスパツタリング法
によれば高さと幅の比であるアスペクト比は通常
0.3ないし0.5に限定される。反対に、この発明に
よれば1.5またはそれ以上のアスペクト比のバイ
ア・スタツドが得られる。さらに、バイア・スタ
ツドは既存の絶縁層中に形成されるため、バイ
ア・スタツドを形成して、その周囲に絶縁層を付
着させる方法と異なり、バイア・スタツドとバイ
ア・スタツドの間隔を著しく減少させることがで
きる。この発明の、これらの点はいずれも従来よ
り高密度のパターン形成を容易にする。

高移動度スパツタリングを用いるこの発明の方
法を、粒子線ミリングと組合せると、高解像度の
レベル内およびレベル間の接続が同時に行なわ
れ、しかも高度のレベルの平坦性が維持される。
この方法により形成された各相互接続レベルは平
坦化されているため、工程許容誤差のきわめて小
さい多重レベルの導体が得られる。さらに、この
方法の加工順序および詳細により、SiO₂および
Si_xN_y絶縁層の間の位置合わせが不要となり、収
率が向上する。特に、この方法により、平坦化し
たSiO₂上にSi_xN_yを直接付着させた後、この複合
絶縁層の両方を同時にエツチングしてバイアを形
成することができる。現在の方法では複合絶縁層
の第２の絶縁材料（Si_xN_y）を通してエツチング
するのに、第２のマスキング工程を必要とする。

この方法は、すべての現在行なわれている１つ
またはそれ以上の導体層を必要とする半導体製品
に拡張することができる。さらに、この方法は、
従来技術における入射角の問題がないため、直径
12cmを超える基板またはウエーハに応用すること
ができる。

相互接続レベルと、レベル間のスタツドを同時
に形成するこの発明の方法によれば、与えられた
チツプの相互接続の各レベルを形成するのに必要
な工程の約60％を削減することができる。特に、
この方法によれば、上記のようにレベル間接続を
画定するマスク工程の数を半分に減らすことがで
きるため、重ね合わせの問題が減少する。同様
に、この方法によれば、相互接続の各レベルを形
成するのに必要な装置の数を減少させることがで
きる。さらに、この方法によれば、デバイスが腐
食性薬品に接触する機会が最少となる。

この方法は、スタツドを１つの連続した金属レ
ベル中に設けることにより、スタツド・ランドの
接触問題を最少にすることができる。この方法は
また、スタツドの損傷の問題がなく、この方法の
自己整合複合絶縁体の設計により、前述のミスア
ラインメントの問題も減少する。

この発明の方法は、リソグラフイまたはレジス
ト・システムの使用に限定されるものではなく、
また選択性エツチを必要としない。さらにこの方
法を用いて形成した導電層レベルは、高度の加熱
許容性を有する。この点において、既存の方法は
通常金属付着の間にフオトレジストが存在し、
250℃を超える温度には耐えない。しかし、この
方法ではこれらの金属付着工程の間に、耐熱性の
絶縁体しか存在しないので、加工中のデバイスは
400℃を超える温度に耐える。最後に、この発明
の方法によれば、イオン・エツチング技術はその
性質上多分に機械的であり、非選択性であるた
め、相互接続レベルおよびレベル間接続に広範囲
の導体を使用することができる。

上に述べたように、この発明は特に高密度の相
互接続パターンに適している。さらに、このよう
に密度の高い相互接続パターンを形成するための
工程および費用は、この方法により著しく節減さ
れる。さらに、この方法によれば、収率が向上
し、直径が12cmを超えるウエーハおよび基板にも
応用することができる。

Ｆ 発明の効果 この発明の利点は、所定のレベルの相互接続導
体と、レベル間のバイア・スタツドとを同時に、
きわめて小さい誤差範囲で形成することができる
ことである。この形成方法は、従来の蒸着および
リフトオフ技術に見られる平坦化の問題、入射角
の条件、バイアの縁部を丸くする必要性、および
スタツドの絶縁の問題がない。同様に、この発明
の方法は、従来のスパツタリング技術に見られる
空隙形成の問題、脚柱除去の問題、およびサブト
ラクテイブ・エツチングの問題がない。この方法
によれば、相互接続レベルの平坦性が得られ、ま
た、直径12cmを超える基板にも応用することがで
きる。さらに、この方法は1.5〜１またはこれよ
り高いアスペクト比を有するバイア・ホールを形
成し、充填することができる。したがつて、この
方法は、特に高密度の相互接続パターンに適す
る。

【図面の簡単な説明】

第１Ａ図ないし第１Ｇ図は、この発明の方法の
第１実施例の各段階における構造を示す断面図、
第２Ａ図ないし第２Ｅ図は、この発明の方法の第
２実施例の各段階における構造を示す断面図であ
る。 １０，１２……導体、１４……半導体層、１６
……SiO₂絶縁層、１８……窒化シリコン層、２
０……フオトレジスト、３０……ポリイミド絶縁
層、４０……フオトレジスト・マスク。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 半導体チツプ上の絶縁層にバイア・ホー
   ルを形成する工程と、 (ロ) 上記絶縁層の表面および上記バイア・ホール
   に導電材料を、下記(a)ないし(d)を含む高移動度
   スパツタリングする工程と、 (a) 上記絶縁層の表面付近の非移動性スパツタ
   種を除去すること、 (b) ７ミクロン・トール未満のスパツタ圧力で
   スパツタリングすること、 (c) 上記半導体チツプのバイアス電圧を、導電
   材料の平坦化に必要なレベルよりも大きい
   が、上記バイア・ホールへの導電材料の集中
   が生じるレベルよりも小さい値に保つこと、 (d) 上記絶縁層の表面の温度を、導電材料の平
   坦化が生じる温度より高いが、導電材料の相
   変化が生じ、またはデバイスの破損やヒロツ
   クの成長が起こる温度より低く維持するこ
   と、 (ハ) スパツタ付着した導電材料の除去すべき領域
   を画定するようにマスクを形成する工程と、 (ニ) 粒子ビームを当てて上記除去するべき領域の
   導電材料を除去する工程と、 を含む、半導体チツプ上に相互接続導体を形成す
   る方法。