JPS6358944A - 相互接続レベル及びバイア・スタッドを同時に形成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ１Ｍ業上０利用分野 この発明は高性能ＶＬＳ　Ｉ半導体チップの製造に関す
るものであり、特に、上記半導体チップの個性化のため
の複数レベルの相互接続導体を製造する方法に関するも
のである。

Ｂ、従来技術 半導体チップは、接点が配線パターンで相互接続されて
いるデバイスの配列からなる。一定のチップ上に形成さ
れるデバイスの密度が増大するにしたがって、各種のデ
バイス間を相互接続するのに問題が生じる。一定のチッ
プ上のデバイスおよび回路の密度の利点を最大限に利用
するために、チップ上の各種のデバイスおよび回路要素
の間に、高密度になるよう相互接続を行なうことが必要
である。しかし、１つのチップ上のデバイスおよび回路
の集積度のため、単一レベルの導線ネットワークで相互
接続を行なうことはできなくなった。代りに、少なくと
も２つ、好ましくは３つ以上の、絶縁層で分離された導
体による相互接続レベルを設ける必要がある。これらの
異なる相互接続パターン・レベルの間に、これらのレベ
ルを分離する絶縁層を通じてエツチングし、金属を充填
してスタッドを形成させたバイア・ホールにより接続が
行なわれる。これらの導体スタッドで接続された個々の
レベルを有する多重レベルの導体配線相互接続パターン
は、信号をチップ上の回路に分配する動作を行なう。

従来技術の多重レベル相互接続システムでは、一般にフ
ォトレジストによるパターン付けおよびエツチング操作
により、絶縁材料と導電性材料（金属）との連続層を構
成し、個性化相互接続システムを形成している。しかし
この製造方法に固有の工程に関する設計の制約により、
製造できる多重レベルの相互接続システムはその相互接
続全体の密度が大幅に制限を受ける。

特に、与えられた相互接続レベルおよび内部のバイア・
スタッドの相互接続配線は、現在のところリフトオフ・
ステンシルを介しての金属蒸着により個別に形成されて
いる。一般に、オーバーハングを有する間隔をあけた脚
柱（ペデスタル）がリフトオフ・ステンシルの形成に使
用される。各種の脚柱の闇の空間に金属を蒸着すると、
脚柱のオーバーハングにより、オーバーハングの真下の
区域は金属がないままになる。次に蒸着した層を溶剤に
浸漬すると、溶剤は脚柱の基部と蒸着金属との間の金属
のない区域を通じて脚柱を侵食し、これにより脚柱が除
去されるが、金属スタッドまたはラインは残る。

しかし、蒸着した金属はきわめて共形である。

この蒸着の共形の性質により、蒸着層は孔のトポロジに
従うため、パイプ・ホール上の蒸着層に著しい沈下を生
じる。この結果蒸着金属層が平坦性に欠け、相互接続ラ
インの上部とバイア・スタッドの上部のレベルが異なる
ため、後の処理工程に誤差の問題が生じる。この誤差の
問題は、相互接続層の数が増大するにつれて悪化する。

さらに、バイア・ホールの縁部が鋭いと、これらの縁部
ぐ共形層の破断を生じるという欠点がある。

この問題を解決するためには、バイア・ホールの縁部な
丸くしなければならない。しかし、このようなバイアの
縁部を丸くすると、バイア・ホールを配置する絶縁層の
表面におけるバイア・ホールの面積が増大する。その結
果、パイプ・ホールの面積増大により、この絶縁層上に
配置される相互接続の導体パターンの密度が著しく減少
する。

この方法のもう１つの問題点は、直径１２ｃｍを超える
基板からのリフトオフに必要な、十分に小さい入射角で
金属を蒸着させる方法が知られていないことである。こ
のような直径の大きい基板に蒸着技術を適用すると、脚
柱のオーバーハングの下にも金属が付着して、脚柱の除
去が不可能になり、短絡の原因ともなる。

さらに、金属蒸着技術には、ステンシル脚柱を除去した
後、隣接するスタッドまたはラインとの間に、アスペク
ト比（高さと幅の比）の高い空間を有する絶縁層を、適
切に形成することが困難であるという問題がある。隣接
する高さ２〜３ミクロンのスタッドまたはラインとの間
の空間が２ミクロン未満になると、この絶縁の問題が重
大になる。

導電層を付着させるためのもう１つの方法に、スパッタ
リングがある。しかし、スパッタリングした金属は、ス
タッドや相互接続ラインを形成するための脚柱の側壁や
オーバーハングをコーティングし、密着するため、上記
のリフトオフ・ステンシルを介してのパターン形成には
望ましくない。

脚柱のオーバーハングより下の側壁に金属が密着すると
、溶剤が脚柱に到達せず、脚柱の除去ができなくなる。

従来性なわれていたスパッタリングはまた、バイアの側
壁にも付着し、蓄積する傾向があるため、乗室な壁面を
有する深いバイアの充填にも不適当である。したがって
、これらの側壁の金属コーティングの厚みが増すと、反
対側のオーバーハング上の金属コーティングが結合して
、脚柱と脚柱の間に充填されない空隙が生じる。

スパッタリングはバイア・ホールの充填には適さないが
、スパッタリングを相互接続レベルのラインの形成に使
用することは可能である。この技術はまず与えられた絶
縁層上に金属層をスパッタリングした後、スパッタリン
グした層の一部を除去して各種の金属ラインを画定する
方法である。

この金属の除去は湿式エツチング法、または反応性イオ
ン・エツチング法で行なう。しかし、湿式エツチング法
は本質的に等方性で、高密度のパターンの形成には用い
ることができない。しかし、ＲＩＥは本質的に異方性で
、最初に適当なＲＩＥバリアを付着させれば、高密度の
導体パターンの形成に使用することができる。しかし、
金属ＲＩＨに用いるＣＱ２ガスは、下のデバイスを腐食
する。

さらに、ＲＩＨのエッチ速度は、エツチング工程中に生
成するある種のＲＩＥ副産物のためパターンに依存する
。そのため、一定のチップ上の近接したライン・パター
ンと、離れたラインではエッチ速度が異なる。さらに、
標準のＲＩＥは各種の誤差範囲を見越してオーバーエツ
チングする必要があるため、オーバーエツチングした領
域の下に露出したバイア・スタッドにマウスホールが形
成される。さらに、現在のところ、相互接続の形成に適
した合金である２重量％を超えるＣｕを含有するＡ　Ｑ
　−Ｃｕ合金に適するＲＩＥエツチングは工業的に開発
されていない。

Ｃ０発明が解決しようとする問題点 本発明の目的は、上述した問題を解決し、バイア・スタ
ッド導体を含む相互接続導体を平坦に且つ正確に形成す
る方法を提供することである。

Ｄ０問題点を解決するための手段 本発明は、半導体チップ上の絶縁層に形成されたバイア
・ホールに対するバイア・スタッド導体と、この絶縁層
上の相互接続層とを同時に且つ平坦に形成する。本発明
は、スパッタリング条件を制御して導電材料をバイア・
ホールに誘導する“高移動度スパッタリングを使用する
。この高移動度スパッタリングは、絶縁層の表面の近く
の非移動性スパッタ種（５ｐｅｃｉｅｓ　）を実質的に
排除し、７ミクロン・トル未満の圧力でスパッタリング
し、チップのバイアス電圧を、導電材料の平坦化に必要
な電圧より高く、バイア・ホール中への材料の集中が生
じるバイアス電圧よりは低い電圧に維持し、絶縁層の表
面温度を、導電材料の移動を促進するのに十分な温度に
保つことを含む。

この発明の実施例では、絶縁層の表面の近傍の非移動性
スパッタ種を除去する工程は、スパッタリングのｍ１Ｏ
−７）ル未滴の背景圧力を維持する工程からなる。スパ
ッタリングの工程は、５ミクロン・トル未満のスパッタ
圧力で行なうことが好ましい。さらに、チップに与える
バイアス・レベルは−１２５ないし一３００■の範囲で
あることが好ましい。最後に、スパッタリングする導電
材料が合金の場合は、スパッタリングされる層の表面温
度は３５０℃ないし５００℃の範囲に維持することが好
ましい。

この発明の１実施例では、バイア・ホール形成工程は、
ポリイミド絶縁層中にバイア・ホールを形成する工程に
することができる。この発明の他の実施例では、バイア
・ホール形成工程は、平坦な５ｉ０２絶縁層中にバイア
・ホールを形成する工程とすることができる。

Ｅ、実施例 この発明は、半導体チップの絶縁層上にルベルの相互接
続導体と、上記絶縁層を通じてレベル間バイア・スタッ
ドとを同時に形成する方法からなる。この方法は、特別
な平坦スパッタリングを使用して、（粒子ビームによる
導電層のサブトラクティブ・エツチングとの組合せで、
）所定のレベルにおける導電ラインと、レベル間のバイ
ア・スタッドとを同時に形成する。この工程の組合せに
より、アスペクト比の高いバイア・ホールの形成と充填
が可能になるとともに、平坦な相互接続導体レベルが形
成される。したがって、この方法は特に高密度の相互接
続パターンに適している。

この発明の方法を、２種類の実施例により説明する。実
施例の１つは５ｉ０２絶縁層上の相互後！！居およびス
タッドの形成に関するものであり、第２の実施例は、ポ
リイミド絶縁層上の相互接続層およびスタッドの形成に
関するものである。もちろん、この発明は５ｉ０２また
はポリイミド絶縁層の使用のみに限定されるものではな
い。この発明はむしろ、絶縁層上に電導ラインのレベル
を形成すると同時に、その絶縁層中のバイア・ホールを
充填することが必要な場合に広く適用することができる
。

第１の実施例を第１八図ないし第１Ｇ図に示す。

この実施例は５ｉ０２絶縁層上に相互接続レベルの導体
を形成し、その絶縁層を通してバイア・スタッドを形成
する方法に刃するものである。第１図の例では、たとえ
ば半導体層である層１４上に設けた１組の導体１０およ
び１２の上に相互接続レベルを形成する。この相互接続
レベルは、絶縁層により導体１０および１２から分離し
なければならない。さらに、この相互接続レベルから、
この絶縁層を通って、この導体１０および１２まで、電
導性のバイア・スタッドを形成しなげればならない。導
体１０および１２上に絶縁層を形成し、その中に導体１
０および１２までバイア・ホールを形成する予備工程は
周知のとおりである。たとえば、絶縁層、および絶縁層
を通るバイア・ホールを形成するには、下記の方法が用
いられるが、この方法に限定されない。

絶縁層を形成する第１の工程は、通常の洗浄法による層
１４の表面ならびに導体１０および１２の表面の洗浄で
ある。たとえばイソプロピルアルコールで洗浄後すすぎ
および乾燥を行なう。

次の工程は層１４の表面上、ならびに導体１０および１
２の上と周囲に平坦な５１０□を付着させる工程である
。この層１６は第１Ａ図に示すようなもので、厚みは２
．０ミクロン程度である。

たとえば、この層を付着させるのに２段階付着法を用い
ることができる。第１の段階は陽極バイアス電圧１１０
■、電力２．２ＫＷ、時間１０分の条件で平坦スパッタ
リングにより石英を付着させる。この第１のスパッタ付
着は、　スパッタ層の下の金属または半導体が再スパツ
タリングにより破壊されないようにするものである。次
に第２の石英層を、陽極電圧４３０■、電力４．４ＫＷ
の条件で、厚みが約２８，０００オングストロームにな
るまで第１の石英層の上にスパッタリングする。

次の工程は、この５ｉ０２絶縁層１６の平坦化である０
通常この平坦化は、平坦化レジストを塗布した後、反応
性イオン・エッチバックを用いて平坦な表面を得る。た
とえば、この平坦化工程は、レジスト接着促進剤を塗布
した後、約２ミクロンの厚みの、たとえばＡＺ１３５０
Ｊ（商品名）等のレジストを塗布する。次にこのレジス
ト層を９０℃で約１０分間ベーキングする。次に、ＲＩ
Ｈによるエッチパックを行なう。ＲＩＥエッチバックに
使用するパラメータは圧力１００ミクロン・トル、ＤＢ
　　１００（ｃＦ４９２％＋０２８％）の流速５０ＳＣ
ＣＭ、電力１３５０　Ｗで、元の石英の表面より３００
０オングストローム下がったところを終点とする。

次に絶縁層１６の平坦化した表面上に窒化物層１８を付
着させる。通常この窒化物は窒化シリコンで、厚みは約
０．３ミクロンである。付着の方法は従来の低温プラズ
マ法による。この５ｉｘＮ。

層は、５１０２層１６のピンホールを覆うのに用いる。

さらに、この窒化シリコン層は５ｉ０２絶縁層とともに
、下の構造を安定化する。平坦化した５ｉ０２絶縁層と
、その上に付着させた窒化シリコン１３１８を第１Ｂ図
に示す。

次の工程は窒化シリコン層１８とＳｉＯ３絶縁層１６を
通して、下の導体１０および１２まで、バイア・ホール
を形成することである。絶縁層を通してバイア・ホール
を形成するには、いくつかの方法が知られている。たと
えば、これらのパイプ・ホールは標準的なフォトリソグ
ラフィにより形成することができる。典型的なフォトリ
ソグラフィ技術は下記の工程からなる。通常１〜２ミク
ロンの厚みのフォトレジストを塗布した後、所定時間ベ
ーキングを行なう。次にこのフオトレジスト層の上にマ
スクを形成し、マスクのかかっていない部分を紫外線に
露出する。次にこのフォトレジスト層を現像剤ですすぎ
、導体１０および１２の真上にある部分を除去する。こ
のパターンを付けたフォトレジスト層２０を第１Ｃ図に
示す。フォトレジスト層２０中に孔２２および２４をそ
れぞれ導体１０および１２の真上に形成する。

この工程の次の段階は、窒化シリコン層１８および５ｉ
０２層１６を通してのバイア・ホールの形成である。こ
れらのバイア・ホールを形成するためには、各種のエツ
チング技術が用いられる。

１実施例では、これらのバイア・ホールは、反応性イオ
ン・エツチングにより形成する。たとえば、典型的なＲ
ＩＥは、下記のパラメータを用いて行なう。酸素的８％
、ＣＦ４約９２％の混合気体を圧力５０ミクロン、流速
２０　Ｓ　ＣＣＭ　、電圧１３５０Ｗの条件で、終点を
２０％または３０００オングストローム、オーバーエッ
チする。バイア・ホール２６および２８を持つ５ｉ０２
絶縁層１６を第１Ｄ図に示す。次にフォトレジスト・マ
スクをＮＭＰ（Ｎメチルピロリドン）または０２プラズ
マによりストリッピングして除去する。

この発明の方法の次の工程は、窒化シリコン７ワ１８の
表面上、およびバイア・ホール２６および２８中に導電
材料を平坦化スパッタリングする重要な工程である。従
来技術による導電材料のスパッタリングはバイア・ホー
ル中に空隙を形成することが知られている。空隙の形成
を防止し、アスペクト比が１．５（高さ１．５に対し幅
１）以上のバイア・ホールの充填のために、この発明は
高移動度スパッタリング法を用い、導電材料の分子をバ
イア・ホール中で最低のエネルギー状態に達するまで移
動させる。この高移動度スパッタリングは、絶縁層の表
面の近くの非移動性スパッタ種を実質的に排除し、７ミ
クロン・トル未満の圧力でスパッタリングし、チップの
バイアス電圧を、導電材料の平坦化に必要な電圧より高
く、バイア・ホール中への材料の集中が生じるバイアス
電圧よりは低い電圧に維持し、絶縁層１６−１８の表面
温度を導電材料の平坦化が生じる温度より高く、導電材
料の相変化が生じ、またはデバイスの破損やヒロックの
成長が起こる温度よりは低く維持する工程を含む。

この高移動度スパッタリングの好ましい実施例では、ス
パッタリング・プラズマ中の非移動性種は、スパッタリ
ング中の背景圧力を１０−′）ル未満、好ましくは１０
−８トル未満に維持することにより除去される。この工
程により排除される非移動性種は、スパッタリングされ
る導電材料の種類による。たとえば、Ａ　Ｑ　−Ｃｕ導
電材料の場合は、代表的な非移動性種はＡＱＯ２、ＡΩ
Ｎ２およびＡＱＮ３である。

この高移動度スパッタリングは、各種の移動性導電材料
種の平均自由行程を増大させるため、スパッタ圧力を７
ミクロン・トル未満、好ましくは５ミクロン・トル未満
にする必要がある。平均自由行程をこのように増大させ
ることによって、導電材料の分子が深いパイプの底部に
まで移動する確率が増大する。

この高移動度スパッタリングを得るためのバイアス電圧
は、使用するスパッタリング装置により、実験的に決定
する。バイアス電圧はスパッタリング・ガスの分子、た
とえばアルゴン分子が、すでに絶縁層の表面上に付着し
た導電材′Ｆ４層に衝突し、そしてこの表面上の導電材
料の分子が、最低のエネルギー状態に達するまで移動性
を維持するのに十分な程度のエネルギーを与えるように
しなければならない、このように、このバイアスは、穏
やかな再スパツタリングを促進する電圧とする必要があ
る。したがって、このバイアス電圧は、導電材料の平坦
化に必要な装置バイアス電圧より高く、バイア・ホール
への材料の集中が起こるバイアス電圧よりは低くする。

一般に、Ａ　Ｑ　−Ｃｕのアルゴン・スパッタリングの
ため半導体チップに印加する装置バイアス電圧は−１２
５ないし一３００■の範囲である。

最後に、この高移動度スパッタリングでは、ウェーハ・
チップ表面温度を、付着した導電材料の分子がバイア・
ホール中で最低のエネルギー状態に達するまで移動を続
けるような温度、すなわち、絶縁層表面上の導電材′ｐ
ｒ皮膜が導体の移動性を促進するのに十分なエネルギー
・レベルに維持されるような温度にする必要がある。一
般に、このウェーハ表面温度は３５０℃ないし５００℃
の範囲である。しかし、使用する精密な温度は、使用す
る導電材料の種類に依存し、実験的に決定しなければな
らない。

１例として、Ａ　Ｑ　　Ｃｕのスパッタリングのための
高移動１文スパッタリングのパラメータを示すが、これ
に限定するものではない。この例では、絶縁層表面１６
−１８をたとえばＢＨＦとグリセリンの１０：１の溶液
を用いて２８℃で１０秒間予備洗浄する。次に１＝１０
のＮＨ４ＯＨ雰囲気を用いて１０秒間すすぎおよび乾燥
を行なう。次に、この洗浄、すすぎおよび乾燥を行なっ
た表面を１分間スパッタ・エツチングする。次に、１ｌ
−Ｃｕｔ、スパッタ圧力５ミクロン、ウェーハ・バイア
ス電圧−１７５■、スパッタ電力８ＫＷ。

ウェーハ温度約４５０℃の条件で、厚み１０，０００オ
ングストロームになるまでスパッタリングする。

第１Ｅ図に絶縁層１８−１６上に形成したＡＱ−Ｃｕ層
３０を示す。第１Ｅズは金属導体１０および１２にそれ
ぞれ接続するＡ　Ｑ　−Ｃｕスタット３２および３４の
形成も示す。この図から、スタット３２および３４には
空隙がなく、Ａ　ｆｌ　−Ｃｕ層３０は実質的に平坦で
あることがわかる。

この方法の次の工程は、所要の導電材料ラインのパター
ンを形成するため導電材料層３０の一部を除去すること
である。この工程は、導電材８３０のスパッタリングし
た表面上にマスクを形成し、除去すべきスパッタリング
した導電材料の領域を画定する。このマスク形成工程も
、フォトレジスト層を塗布し、そのフォトレジスト層の
特定のパターンを紫外線に露出し、フォトレジストを現
像した後、露出したフォトレジストの部分を除去するこ
とにより行なう。得られたフォトレジストのマスク５４
０を第１Ｆ図に示す。除去すべき導電材料の部分の上の
フォトレジスト・マスク４０に開口部４２および４４が
形成される。

このマスク形成工程の後、マスクを掛けた表面をイオン
・ビーム・ミリングして、マスクにより画定された領域
の導電材料を除去する。イオン・ビーム・ミリングは非
常に高密度のラインを形成するため好ましい方法である
。各種のイオン・ビームを用いることができるが、その
中のイオンは不活性であることが好ましい。たとえば、
このイオン・ビーム・ミリング工程は下記のパラメータ
を用いて行なうことができる。入射角：垂直から約５°
、アルゴン粒子ビーム・エネルギー：５５０ｅＶ、電流
密度：　０．７５ｍＡ−ｃｍ２゜たとえば、このイオン
・ビーム・ミリング工程は約１゜２ミクロンを除去し、
第１Ｇ図に示す開口部５２および５４を形成するのに用
いる。これらの開口部５２および５４により、導電材料
層３０中に各種の導電ラインを形成するのが容易になる
。

この方法の次の工程は、フォトレジスト・マスク層４０
の除去である。たとえば、このフォトレジスト・マスク
４０は０２プラズマ・ストリッピングまたはＮＭＰによ
り除去することができる。得られたパターンを付けた導
電材料３０の相互接続レベルと、レベル内のバイア・ス
タッド３２および３４を有するデバイスを第１Ｇ図に示
す。

上記の工程は、導電材料の各レベルと、これに接続する
バイア・スタッドを形成するために繰返して行なうこと
ができる。

この発明の方法はまたポリイミド絶縁層を使用して行な
うこともできる。標準的なポリイミド層を形成する方法
は、第１に標準的な洗浄剤を使用して、表面を予備洗浄
した後、すすぎおよび乾燥サイクルを行なう。液収のポ
リイミドをこの表面に塗布してスピニングする。このス
ピニングにより、ウェーハの表面上にポリイミド材料が
流れて比較的均一な厚みになる。たとえば、Ｔ　ＨＥ　
ＲＭＩＤ６００−Ｐポリイミドを１．５〜２．０ミクロ
ンの厚みに塗布する。次にこのポリイミド層を加熱して
、材料の脱水／硬化を行なう。上記のポリイミド材料の
場合は、この、硬化は１７０℃で１０分間ベーキングし
てポリイミドから溶剤を除去した後、２５０℃で３０分
間２回目のベーキングをしてポリイミドをイミド化し、
さらに４００℃で１時間３回目のベーキングをしてポリ
イミド材料を架橋する。

ウェーハ上にポリイミド層を形成した後、その上に標準
的なフォトレジストのマスクを形成して、ポリイミド中
にバイア・ホールを画定する。このフォトレジスト・マ
スクは、前に説明したような標準的なフォトリソグラフ
ィ技術により形成する。

第２Ａ図に上記のポリイミド層６０と、その上に形成し
たフォトレジスト・マスク６２を示す、たとえば、この
フォトレジスト層は約２．０ミクロンとすることができ
る。

この方法の次の工程は、フォトレジスト・マスク６２に
覆われていないポリイミドを除去することである。たと
えば、このポリイミド除去工程も、ｏ２中での反応性イ
オン・エツチングによって行なう。次に前記の実施例で
説明したように（ＮＭＰ４５分間）、標準的なストリッ
ピングによりフォトレジスト層６２を除去する。得られ
たポリイミド層と、その上に形成したエツチングしたバ
イア・ボール６４および６６を第２Ｂ図に示す。

この方法の実施例の次の工程は、導電材料を高移動度ス
パッタリングして、相互接続レベル層を形成し、バイア
・ホール６４および６６を充填する工程である。ポリイ
ミド層６０を直接シリコン・ウェーハの表面上に形成し
た場合は、バイア・ホール６４および６６の中に接点導
体を塗布して、導電材料と下の半導体材料の相互拡散を
防止するバリアとして作用させることが望ましい。たと
えば、このバリア導体はＴｉＷまたはＷの２０００オン
グストロームの厚みに高移動度スパッタリングしたもの
を用いることができる。必要がない部分はその上の導電
材料と共に除去する。次にとのバリア導体に、必要な厚
みの必要な導電材料を高移動度スパッタリングする。た
とえばＡ　Ｑ　−Ｃｕ合金を１．２〜２．０ミクロンの
厚みにスパッタリングすることができるが、これに限定
するものではない。上記の高移動度スパッタリング工程
はいずれも、この方法の前記の実施例について説明した
ように、特別に選択したスパッタ・パラメータを使用し
て、必要なスパッタ分子の移動度を高めることがわかる
。特に、移動しないスパッタ分子の濃度、スパッタ圧力
、ウェーハ・チップのバイアス電圧、およびウェーハ温
度は、上記の高移動度スパッタリングを生じるように制
御される。得られたスパッタリングした導電材料層は第
２Ｃ図の層６８で示す。この層６８の表面も実質的も平
坦で、バイア・スタッド７０および７２には空隙は形成
されない。

この高移動度スパッタリングの後、導電層６８にパター
ン付けをしてその中に明確な導電ラインを形成しなけれ
ばならない。このパターン付けもマスク７４（第１Ｄ図
参照）を上記の方法でスパッタリングした層６８上に形
成した後、このマスク層を介してイオン・ビーム・ミリ
ングを行なう。

たとえば、このイオン・ビーム・ミリング工程は、フォ
トレジストの厚みに３０００オングストロームを加えた
厚みを除去するように設定する。

この工程で得られた導電材料層６８中のホール７６およ
び７８は相互接続レベルのための導電ラインを効果的に
画定する。次にフォトレジスト・マスク７４をＮＭＰ中
でストリッピングにより除去する。得られた相互接続レ
ベル導電層６８と、バイア・スタッド７０および７２を
有するウェーハを第２Ｅ図に示す。

上記の工程は各導電材料の相互接続層と、それに接続す
るバイア・スタッドを同時に形成するために繰返して行
なうことができる。

この方法によれば、従来技術によるよりもアスペクト比
の著しく高いバイア・スタッドを形成することができる
。特に、従来のスパッタリング法によれば高さと幅の比
であるアスペクト比は通常０．３ないし０．５に限定さ
れる。反対に、この発明によれば１．５またはそれ以上
のアスペクト比のパイプ・スタッドが得られる。さらに
、バイア・スタッドは既存の絶縁層中に形成されるため
、バイア・スタッドを形成して、その周囲に絶縁層を付
着させる方法と異なり、バイア・スタッドとバイア・ス
タッドの間隔を著しく減少させることができる。この発
明の、これらの点はいずれも従来より高密度のパターン
形成を容易にする。

高移動度スパッタリングを用いるこの発明の方法を、粒
子線ミリングと組合せると、高解像度のレベル内および
レベル間の接続が同時に行なわれ、しかも高度のレベル
の平坦性が維持される。この方法により形成された各相
互接続レベルは平坦化されているため、工程許容誤差の
きわめて小さい多重レベルの導体が得られる。さらに、
この方法の加工順序および詳細により、５１０２および
Ｓｉ、Ｎｙ絶縁層の間の位置合わせが不要となり、収率
が向上する。特に、この方法により、平坦化した５ＩＯ
２上に５ｉｘＮ、を直接付着させた後、この複合絶縁層
の両方を同時にエツチングしてバイアを形成することが
できる。現在の方法では複合絶縁層の第２の絶縁材料（
ＳｊｘＮｙ）を通してエツチングするのに、第２のマス
キング工程を必要とする。

この方法は、すべての現在性なわれている１つまたはそ
れ以上の導体層を必要とする半導体製品に拡張すること
ができる。さらに、この方法は、従来技術における入射
角の同居がないため、直径１２ｃｍを超える基板または
ウェーハに応用することができる。

相互接続レベルと、レベル間のスタッドを同時に形成す
るこの発明の方法によれば、与えられたチップの相互接
続の各レベルを形成するのに必要な工程の約６０％を削
減することができる。特に、この方法によれば、上記の
ようにレベル間接続を画定するマスク工程の数を半分に
減らすことができるため、重ね合わせの問題が減少する
。同様に、この方法によれば、相互接続の各レベルを形
成するのに必要な装置の数を減少させることができる。

さらに、この方法によれば、デバイスが腐食性薬品に接
触する機会が最少となる。

この方法は、スタッドを１つの連続した金属レベル中に
設けることにより、スタッド・ランドの接触問題を最少
にすることができる。この方法はまた、スタッドの損傷
の問題がなく、この方法の自己整合複合絶縁体の設計に
より、前述のミスアラインメントの問題も減少する。

この発明の方法は、リソグラフィまたはレジスト・シス
テムの使用に限定されるものではなく、また選択性エッ
チを必要としない。さらにこの方法を用いて形成した導
電層レベルは、高度の加熱許容性を有する。この点にお
いて、既存の方法は通常金属付着の間にフォトレジスト
が存在し、２５０℃を超える温度には耐えない。しかし
、この方法ではこれらの金属付着工程の間に、耐熱性の
絶縁体しか存在しないので、加工中のデバイスは４００
’Ｃを超える温度に耐える。最後に、この発明の方法に
よれば、イオン・エツチング技術はその性質上多分に機
械的であり、非選択性であるため、相互接続レベルおよ
びレベル間接続に広範囲の導体を使用することができる
。

上に述べたように、この発明は特に高密度の相互接続パ
ターンに適している。さらに、このように密度の高い相
互接続パターンを形成するための工程および費用は、こ
の方法により著しく節減される。さらに、この方法によ
れば、収率が向上し、直径が１２ｃｍ７４：超えるウェ
ーハおよび基板に壱応用することができる。

Ｆ０発明の効果 この発明の利点は、所定のレベルの相互接続導体と、レ
ベル間のバイア・スタッドとを同時に、きわめて小さい
誤差範囲で形成することができることである。この形成
方法は、従来の蒸着およびリフトオフ技術に見られる平
坦化の問題、入射角の条件、バイアの縁部を丸くする必
要性、およびスタッドの絶縁の問題がない。同様に、こ
の発明の方法は、従来のスパッタリング技術に見られる
空隙形成の問題、脚柱除去の問題、およびサブトラクテ
ィブ・エツチングの問題がない。この方法によれば、相
互接続レベルの平坦性が得られ、また、直径１２ｃｍを
超える基板にも応用することができる。さらに、この方
法は１．５〜１またはこれより高いアスペクト比を有す
るバイア・ホールを形成し、充填することができる。し
たがって、この方法は、特に高密度の相互接続パターン
に適する。

【図面の簡単な説明】

第１Ａ図ないし第１Ｇ図は、この発明の方法の第１実施
例の各段階における構造を示す断面図、第２Ａ図ないし
第２Ｅ図は、この発明の方法の第２実施例の各段階にお
ける構造を示す断面図である。 １０．１２・・・・導体、１４・・・・半導体層、１６
・・・・５ｉ０２絶縁層、１８・・・・窒化シリコン層
、２０・・・・フォトレジスト、３０・・・・ポリイミ
ド絶縁層、４０・・・・フォトレジスト・マスク。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ＦＩＧ、ＩＦ ＦＩＧ、ＩＧ

Claims (1)

1. 【特許請求の範囲】 （イ）半導体チップ上の絶縁層にバイア・ホールを形成
   する工程と、 （ロ）上記絶縁層の表面および上記バイア・ホールに導
   電材料を高移動度スパッタリングする工程であって、下
   記（ａ）〜（ｄ）を含むもの、 （ａ）上記絶縁層の表面付近の非移動性スパッタ種を除
   去すること、 （ｂ）７ミクロン・トル未満のスパッタ圧力でスパッタ
   リングすること、 （ｃ）チップのバイアス電圧を、導電材料の平坦化に必
   要なレベルよりも大きいが、上記バイア・ホールへの導
   電材料の集中が生じるレベルよりも小さい値に保つこと
   、 および （ｄ）上記絶縁層の表面の温度を、導電材料の移動を促
   進するのに十分な温度に保つこと、 （ハ）スパッタ付着した導電材料の除去すべき領域を画
   定するようにマスクを形成する工程と、 （ニ）粒子ビームを当てて上記除去すべき領域の導電材
   料を除去する工程と、 を含む、半導体チップ上に相互接続導体を形成する方法
   。