JPS59225423A - Ｃｐｕバス制御回路 - Google Patents
Ｃｐｕバス制御回路Info
- Publication number
- JPS59225423A JPS59225423A JP58099963A JP9996383A JPS59225423A JP S59225423 A JPS59225423 A JP S59225423A JP 58099963 A JP58099963 A JP 58099963A JP 9996383 A JP9996383 A JP 9996383A JP S59225423 A JPS59225423 A JP S59225423A
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- JP
- Japan
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- data
- address
- rom
- control circuit
- setting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＣＰＵパス制御回路、特にＲＯＭＫ格納され
たプログラムに従がって被試験装置の試験を行なうマイ
クロコンビ二一タにおいて、例えば、上記プログラムの
内容の一部を外部に設定されたプログラムの一部によっ
て強制的に置き換え得るようにしたＣＰＵパス制御回路
に関するものである。
たプログラムに従がって被試験装置の試験を行なうマイ
クロコンビ二一タにおいて、例えば、上記プログラムの
内容の一部を外部に設定されたプログラムの一部によっ
て強制的に置き換え得るようにしたＣＰＵパス制御回路
に関するものである。
育イクロコンピュータ（ＣＰＵ ）を用いて被試験装置
例えばタイプライタなどの入出力装置の試験を行う場合
、書替え不能に格納されたプログラムをＣＰＵが順次読
出し、その内容に従がって、被試験装置に所望の処理を
実行せしめてみる形となるが、このとき当該被試験装置
に不具合点が存在すると非所望な処理が行われることに
なり、どの命令ステップまで正常に動作が行われたかを
チェックすることがむづかしい。
例えばタイプライタなどの入出力装置の試験を行う場合
、書替え不能に格納されたプログラムをＣＰＵが順次読
出し、その内容に従がって、被試験装置に所望の処理を
実行せしめてみる形となるが、このとき当該被試験装置
に不具合点が存在すると非所望な処理が行われることに
なり、どの命令ステップまで正常に動作が行われたかを
チェックすることがむづかしい。
本発明は上記の如き欠点を解決することを目的としてお
り、例えば、被試験装置を試験するプログラムが格納さ
れているＲＯＭの成るアドレス上のデータ（命令）をＣ
ＰＵがアクセスするようになったとき、予め外部に用意
されたデータ（命令）と当該アドレス上のＲＯＭのデー
タ（命令）とを置き換え、被試験装置の動作は予め定め
た状態にジャンプせしめるようにして、上記酸るアドレ
スまでは正常な動作が行われたことをチェックできるよ
うに゛したＣＰＵバス制御回路を提供することを目的と
している。以下図面を参照しながら説明する。
り、例えば、被試験装置を試験するプログラムが格納さ
れているＲＯＭの成るアドレス上のデータ（命令）をＣ
ＰＵがアクセスするようになったとき、予め外部に用意
されたデータ（命令）と当該アドレス上のＲＯＭのデー
タ（命令）とを置き換え、被試験装置の動作は予め定め
た状態にジャンプせしめるようにして、上記酸るアドレ
スまでは正常な動作が行われたことをチェックできるよ
うに゛したＣＰＵバス制御回路を提供することを目的と
している。以下図面を参照しながら説明する。
図面は本発明に係るＣＰＵパス制御回路の一実符号１は
ＣＰＵ、２はＲＯＭ、３は被試験装置、４はアドレス設
定回路、５はアドレス・コン／Ｑレ−１，６＆を第１の
データー７キス・コントロール回路、７はデータ設定回
路、８は第２のデータ・パス・コントロール回路、９は
データ・パス、１０はアドレス・パスを表わしている。
ＣＰＵ、２はＲＯＭ、３は被試験装置、４はアドレス設
定回路、５はアドレス・コン／Ｑレ−１，６＆を第１の
データー７キス・コントロール回路、７はデータ設定回
路、８は第２のデータ・パス・コントロール回路、９は
データ・パス、１０はアドレス・パスを表わしている。
ＣＰＵＩは被試験装置３を試験するため、ＲＯＭ２に格
納されているプログラムを読出すアドレスを順次出力す
ると共に、当該プログラムの内容に従がってデータの転
送、演算、判断等のデータ処理を実行しつつ被試験装置
３を動作させてみる。
納されているプログラムを読出すアドレスを順次出力す
ると共に、当該プログラムの内容に従がってデータの転
送、演算、判断等のデータ処理を実行しつつ被試験装置
３を動作させてみる。
ＲＯＭ２は、続出し専用メモリであって、被試験装置３
を動作せしめるためのプログラムや、動作せしめる際必
要なデータ等が格納されている。アドレス設定回路４は
ＲＯＭ２に格納されているプログラムの内容を一部分置
き換えるためのアドレスを予め設定しておくために用い
られる。アドレス・コンパレータ５はＣＰＵＩがＲＯＭ
２をアクセスするアドレスと上記アドレス設定回路４に
設定されているアドレスとが一致したとき、一致信号を
出力する。
を動作せしめるためのプログラムや、動作せしめる際必
要なデータ等が格納されている。アドレス設定回路４は
ＲＯＭ２に格納されているプログラムの内容を一部分置
き換えるためのアドレスを予め設定しておくために用い
られる。アドレス・コンパレータ５はＣＰＵＩがＲＯＭ
２をアクセスするアドレスと上記アドレス設定回路４に
設定されているアドレスとが一致したとき、一致信号を
出力する。
第１のデータ番バス・コントロール回路６はＲＯＭ２か
ら読出されたデータを常時データ・パス９に乗せるよう
に制御しているが、アドレス・コンパレータ５から一致
信号を受けたときＲＯＭ２から読出されたデータのデー
タ・パス９への出力を阻止する。データ設定回路７はＲ
ＯＭ２に格納されているプログラムの内容の一部分を強
制的に他のプログラムに置き換えるためのデータ（命令
）を設定するために用いられる０第２のデータΦノセス
書コントロール回路８はアドレス＊ ：ｒ ンＡ’レー
タ５からの一致信号を受けたときに限り、上記データ設
定回路７に設定されているデータをデータ・パス９へ乗
せるように制御する０被試験装置３における動作から例
えばアドレス「α＋ル゛」までの命令に対応して正しく
実行されたか否かを確認しようとするとき、Ｒ’ＯＭ２
に格納されているプログラムの一部分を置き換えて例え
はアドレス設定回路４に「α＋ル」を設定し、データ設
定回路７にアドレス「α」に返れという命令ｒＦＦＪを
予め設定しておく０ ＣＰＵＩは被試験装置３を試験的に動作せしめるためア
ドレスを順次ＲＯＭ２及びアドレス・コンパレータ５へ
出力する。ｃＰＵｌはこの出力したアドレスでＲＯＭ２
をアクセスし、そのアドレス上のデータが第１のデータ
・パス・コントロール回路６を介してデータ・パス９に
乗せられる０ＣＯＵＩはこのデータを取り込み、データ
の内容に従がって演算、判断、転送等の１つのデータ処
理を実行する。この処理が終ると次のアドレスを
１アドレスΦパス１０に出力し、ＲＯＭ２をアクセス
する。このようにしてＲＯＭ２に格納されているプログ
ラムが順次実行されてゆく。ＣＰＵＩがアドレス・パス
１０に「α＋ル」を出力したときアドレス設定回路４へ
予め設定しておいた当該アドレス「α＋ル」と一致する
ようになり、アドレス・コンパレータ５は一致信号を第
１のデータ・パス・コントルール回路６と第２のデータ
・パス−コントロール回路８へ送出する０これによりＲ
ＯＭ２から読出されたアドレス「α＋ル」上のデータは
第１のデータ０パス参コントロール回路６によりてデー
ターパス９への出力が阻止される〇そして第２のデータ
・バス響コントロールＩｌｉＪＭ８を介してデータ設定
回路７に予め設定されたデータｒＦＦＪがデータ・パス
９に乗り、当該データｒＦＦＪがＣＰＵＩに取込まれる
。すなわちアドレス「α＋ル」上に格納されているＲＯ
Ｍ２のデータに替え、データ設定回路７に設定されてい
たｒＦＦＪのデータが読出される。データ「ＦＦ」は前
に説明したようにアドレス「α」に返れという命令であ
るので、ＣＰＵＩはアドレス「α」をアドレスｅパスｌ
Ｏに出力する。
ら読出されたデータを常時データ・パス９に乗せるよう
に制御しているが、アドレス・コンパレータ５から一致
信号を受けたときＲＯＭ２から読出されたデータのデー
タ・パス９への出力を阻止する。データ設定回路７はＲ
ＯＭ２に格納されているプログラムの内容の一部分を強
制的に他のプログラムに置き換えるためのデータ（命令
）を設定するために用いられる０第２のデータΦノセス
書コントロール回路８はアドレス＊ ：ｒ ンＡ’レー
タ５からの一致信号を受けたときに限り、上記データ設
定回路７に設定されているデータをデータ・パス９へ乗
せるように制御する０被試験装置３における動作から例
えばアドレス「α＋ル゛」までの命令に対応して正しく
実行されたか否かを確認しようとするとき、Ｒ’ＯＭ２
に格納されているプログラムの一部分を置き換えて例え
はアドレス設定回路４に「α＋ル」を設定し、データ設
定回路７にアドレス「α」に返れという命令ｒＦＦＪを
予め設定しておく０ ＣＰＵＩは被試験装置３を試験的に動作せしめるためア
ドレスを順次ＲＯＭ２及びアドレス・コンパレータ５へ
出力する。ｃＰＵｌはこの出力したアドレスでＲＯＭ２
をアクセスし、そのアドレス上のデータが第１のデータ
・パス・コントロール回路６を介してデータ・パス９に
乗せられる０ＣＯＵＩはこのデータを取り込み、データ
の内容に従がって演算、判断、転送等の１つのデータ処
理を実行する。この処理が終ると次のアドレスを
１アドレスΦパス１０に出力し、ＲＯＭ２をアクセス
する。このようにしてＲＯＭ２に格納されているプログ
ラムが順次実行されてゆく。ＣＰＵＩがアドレス・パス
１０に「α＋ル」を出力したときアドレス設定回路４へ
予め設定しておいた当該アドレス「α＋ル」と一致する
ようになり、アドレス・コンパレータ５は一致信号を第
１のデータ・パス・コントルール回路６と第２のデータ
・パス−コントロール回路８へ送出する０これによりＲ
ＯＭ２から読出されたアドレス「α＋ル」上のデータは
第１のデータ０パス参コントロール回路６によりてデー
ターパス９への出力が阻止される〇そして第２のデータ
・バス響コントロールＩｌｉＪＭ８を介してデータ設定
回路７に予め設定されたデータｒＦＦＪがデータ・パス
９に乗り、当該データｒＦＦＪがＣＰＵＩに取込まれる
。すなわちアドレス「α＋ル」上に格納されているＲＯ
Ｍ２のデータに替え、データ設定回路７に設定されてい
たｒＦＦＪのデータが読出される。データ「ＦＦ」は前
に説明したようにアドレス「α」に返れという命令であ
るので、ＣＰＵＩはアドレス「α」をアドレスｅパスｌ
Ｏに出力する。
ＲＯＭ２に格納された被試験装置３を動作せしめる一連
のプログラムにおいて、データ設定向路７に予め設定し
ておいたデータ「ＦＦ」に基づき、アドレス「α＋ル」
までプログラムが実行されたことはアドレス「α＋ル」
までの動作に関して被試験装置３が正常に作−した証拠
となり、またアドレス「α」にジャンプが生じないとき
は、アドレネ「α＋ル」に至るまでの間で被試験装置３
が異常動作をしていると判断してよい。
のプログラムにおいて、データ設定向路７に予め設定し
ておいたデータ「ＦＦ」に基づき、アドレス「α＋ル」
までプログラムが実行されたことはアドレス「α＋ル」
までの動作に関して被試験装置３が正常に作−した証拠
となり、またアドレス「α」にジャンプが生じないとき
は、アドレネ「α＋ル」に至るまでの間で被試験装置３
が異常動作をしていると判断してよい。
上記説明の命令ｒＦＦＪは一例であり、他の命令やオペ
ランド争データを書替えることもできる。
ランド争データを書替えることもできる。
ＲＯＭ２に格納されている被試験装置３を試験する一連
のプログラムの適当な位置に、外部から強制的にプログ
ラムの内容を一部分置き換え、それを実行させることに
より、一連のプログラムをブロックに区切った上で、そ
のブロック内での被試験装置３の動作状態が確認され、
デバッグが容易となる。
のプログラムの適当な位置に、外部から強制的にプログ
ラムの内容を一部分置き換え、それを実行させることに
より、一連のプログラムをブロックに区切った上で、そ
のブロック内での被試験装置３の動作状態が確認され、
デバッグが容易となる。
以上説明した如く、本発明によれば、書き換え不可能な
ＲＯＭを実質上書き換えたと同様の動作を行わせること
ができ、かつそのアドレス及び書き換えのデータを任意
に設定することができる。
ＲＯＭを実質上書き換えたと同様の動作を行わせること
ができ、かつそのアドレス及び書き換えのデータを任意
に設定することができる。
そしてＲＯＭに格納されているプログラムの内容に従が
って被試験装置を試験動作せしめる場合、一連のプログ
ラムを適宜ブロックに区切り、そのブロック内での動作
を確認することができる〇
って被試験装置を試験動作せしめる場合、一連のプログ
ラムを適宜ブロックに区切り、そのブロック内での動作
を確認することができる〇
図は本発明に係るＣＰＵパス制御回路の一実施例構成を
示している。 図中、ｌはＣＰＵ、２はＲＯＭ、３は被試験装置、４は
アドレス設定回路、５はアドレスΦコンパレータ、６は
第１のデータ・パス・コントロール回路、７はデータ設
定回路、８は第２のデータ・、ｔス・コントロール回路
、９はデータ・パス、１０はアドレス・パスを宍わして
いる。
示している。 図中、ｌはＣＰＵ、２はＲＯＭ、３は被試験装置、４は
アドレス設定回路、５はアドレスΦコンパレータ、６は
第１のデータ・パス・コントロール回路、７はデータ設
定回路、８は第２のデータ・、ｔス・コントロール回路
、９はデータ・パス、１０はアドレス・パスを宍わして
いる。
Claims (1)
- ＲＯＭに格納されているプログラムなＣＰＵが順次続出
し、プログラムの内容に従がってデータ処理を行い被試
験装置を試験するようにしたマイクロコンピユー−にお
いて、アドレスが任意に設定されるアドレス設定回路を
設けると共に、当該アドレスとＣＰＵが出力するアドレ
スとを比較しその一致をみたとき一致信号を出力するア
ドレス・コンパレータとを設け、さらに上記アドレス設
定回路に設定されたアドレス上のＲＯＭのデータに替え
被試験装置に対する所望の試験データが任意に設定され
るデータ設定回路を設けると共に、上記−敏信号の出力
によりＲＯＭから続出されたデータのデータ・バスへの
出力を阻止する第１のデータ番パス―コントロール回路
とデータ設定回路に設定されたデータをデータ・ノ々ス
ヘ出力する第２のデータ・バス・コントロール回路を設
け、アドレス設定回路に設定されたアドレスをＲＯＭに
対しＣＰＵがアクセスしたとき、当該アドレス上のＲＯ
Ｍのデータに替えデータ設定回路に設定されたデータな
胱出すようにして、ＲＯＭに格納されている一連のプロ
グラムの内容を部力的に変更せしめ、被試験装置の試験
を行なわせるようにしたことを特徴とするＣＰＵパス制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099963A JPS59225423A (ja) | 1983-06-03 | 1983-06-03 | Ｃｐｕバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099963A JPS59225423A (ja) | 1983-06-03 | 1983-06-03 | Ｃｐｕバス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225423A true JPS59225423A (ja) | 1984-12-18 |
Family
ID=14261326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099963A Pending JPS59225423A (ja) | 1983-06-03 | 1983-06-03 | Ｃｐｕバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225423A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51121230A (en) * | 1975-04-17 | 1976-10-23 | Nec Corp | A control memory system |
-
1983
- 1983-06-03 JP JP58099963A patent/JPS59225423A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51121230A (en) * | 1975-04-17 | 1976-10-23 | Nec Corp | A control memory system |
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