JPS5922260B2 - デ−タシフト装置 - Google Patents
デ−タシフト装置Info
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- JPS5922260B2 JPS5922260B2 JP49096258A JP9625874A JPS5922260B2 JP S5922260 B2 JPS5922260 B2 JP S5922260B2 JP 49096258 A JP49096258 A JP 49096258A JP 9625874 A JP9625874 A JP 9625874A JP S5922260 B2 JPS5922260 B2 JP S5922260B2
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- JP
- Japan
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- conductor
- shift
- bit position
- representing
- switch
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
- Mechanical Control Devices (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル情報をシフトするための装置、特に
スイツチマトリクスを用いたデータシフト装置に関する
。
スイツチマトリクスを用いたデータシフト装置に関する
。
計算機設計の最近の進歩は現代の計算機に使用されてい
るシフト回路の種々の欠点を克服した。
るシフト回路の種々の欠点を克服した。
高速加算器及び複雑な桁上げ回路により１００ナノセコ
ンド以下で３２ビツトのデータを加算する計算機の中央
処理装置を可能としたが、この処理装置は同一時間に１
又は２ビツトしかシフトできない。従来、シフトはシフ
トレジスタ、マルチプレクサ及び２進シフターの使用に
よつて行なわれた。
ンド以下で３２ビツトのデータを加算する計算機の中央
処理装置を可能としたが、この処理装置は同一時間に１
又は２ビツトしかシフトできない。従来、シフトはシフ
トレジスタ、マルチプレクサ及び２進シフターの使用に
よつて行なわれた。
しかしこれらの各技術は全般的有効性を制限する限界を
呈している。シフトレジスタの場合、多重ビツトのシフ
トを実行する時間は通常所要シフト数に依存している。
その結果ゼータは演算動作以下の非常に低い速度でシフ
トされる。マルチプレクサの場合は内部接続の問題のた
め一般に一度に１又は２ビツトのシフトに限定される。
一般に多重ビツトのシフトは処理装置により多重通路中
をゼータを循環されることによつてのみ行なわれている
。２進シフターは多量の中間接続を必要とし、２の補数
演算シフトに必要とされる符号拡大は一般に面倒である
。
呈している。シフトレジスタの場合、多重ビツトのシフ
トを実行する時間は通常所要シフト数に依存している。
その結果ゼータは演算動作以下の非常に低い速度でシフ
トされる。マルチプレクサの場合は内部接続の問題のた
め一般に一度に１又は２ビツトのシフトに限定される。
一般に多重ビツトのシフトは処理装置により多重通路中
をゼータを循環されることによつてのみ行なわれている
。２進シフターは多量の中間接続を必要とし、２の補数
演算シフトに必要とされる符号拡大は一般に面倒である
。
従つて本発明の目的は多重ビツトのシフトが単一データ
通路において達成できるデータシフト装置を提供するに
ある。
通路において達成できるデータシフト装置を提供するに
ある。
本発明の他の目的は最小数の中間接続を有する単一回路
を備えたデータシフト装置を提供するにある。
を備えたデータシフト装置を提供するにある。
本発明の更に他の目的は所定数のビツトの移動のため、
最大２つの制御線を附勢することによつて、論理、演算
及び循環シフトが達成できるデータシフト装置を提供す
るにある。
最大２つの制御線を附勢することによつて、論理、演算
及び循環シフトが達成できるデータシフト装置を提供す
るにある。
本発明の更に他の目的は論理、演算及び循環シフトが最
小の構成で達成できるように、出力導体間のデータの流
れがマトリクスの半分にわたる単一制御線によつて及び
マトリクスの他の半分にわたる２つの制御線によつて制
御されるマトリクスシフターを提供するにある。
小の構成で達成できるように、出力導体間のデータの流
れがマトリクスの半分にわたる単一制御線によつて及び
マトリクスの他の半分にわたる２つの制御線によつて制
御されるマトリクスシフターを提供するにある。
第１図に示す本発明の実施例は離散的論理状態で表示さ
れる情報ビツトの形でデイジタル数を処理する計算機に
おいて有用なものである。
れる情報ビツトの形でデイジタル数を処理する計算機に
おいて有用なものである。
例えば、入力導体１Ｙ−７Ｙは７ビツトデイジタル数を
あられし、導体１Ｙは最上位ビツトを、７Ｙは最下位ビ
ツトを表わす。導体０Ｙはその数の符号、即ち十又は一
を表すために使用される。導体０Ｙ７Ｙ中を伝送される
デイジタル数は２進数の形態であられされ、導体の第１
電位レベルは論理１状態をあられし、他の別の電位レベ
ルは論理０状態をあられす。従つて導体０Ｙ−７Ｙは夫
々入力数のビツト位置０−７をあられす。デイジタル数
を処理するかかる装置において、出力導体０Ｘ−７Ｘは
夫々入力導体０Ｙ−７Ｙに対応しており、対応するデイ
ジタル出力数のビツト位置０−７をあられす。
あられし、導体１Ｙは最上位ビツトを、７Ｙは最下位ビ
ツトを表わす。導体０Ｙはその数の符号、即ち十又は一
を表すために使用される。導体０Ｙ７Ｙ中を伝送される
デイジタル数は２進数の形態であられされ、導体の第１
電位レベルは論理１状態をあられし、他の別の電位レベ
ルは論理０状態をあられす。従つて導体０Ｙ−７Ｙは夫
々入力数のビツト位置０−７をあられす。デイジタル数
を処理するかかる装置において、出力導体０Ｘ−７Ｘは
夫々入力導体０Ｙ−７Ｙに対応しており、対応するデイ
ジタル出力数のビツト位置０−７をあられす。
即ち出力導体１Ｘー７Ｘは７ビツトデイジタル数をあら
れすために使用され、導体０Ｘはその導体の符号をあら
れすために使用される。抵抗２０−２７及びバツフア増
幅器３０−３７は通常０論理状態に対して夫々出力導体
０Ｘ−７Ｘをバイアスする。各入力及び出力導体は伝送
されるデイジタル数のビツト位置をあられす。
れすために使用され、導体０Ｘはその導体の符号をあら
れすために使用される。抵抗２０−２７及びバツフア増
幅器３０−３７は通常０論理状態に対して夫々出力導体
０Ｘ−７Ｘをバイアスする。各入力及び出力導体は伝送
されるデイジタル数のビツト位置をあられす。
もしそのデイジタル数が通常の２進表示であられされて
いると、最下位ビツト位置から最上位ビツト位置までの
各導体が２つのうちの１つの因子によつて増大する位置
の値をあられす。例えば、導体７Ｙは２すの位置の値、
導体６Ｙは２１の位置の値、導体５Ｙは２２の位置の値
、等々をあられす。対応する数の出力導体は同じ位置の
値をあられす。入力導体０Ｙ−７Ｙのあられすデータビ
ツトのビツト位置は第１図に示すスイツチングマトリク
スを使用することによつてシフトできる。
いると、最下位ビツト位置から最上位ビツト位置までの
各導体が２つのうちの１つの因子によつて増大する位置
の値をあられす。例えば、導体７Ｙは２すの位置の値、
導体６Ｙは２１の位置の値、導体５Ｙは２２の位置の値
、等々をあられす。対応する数の出力導体は同じ位置の
値をあられす。入力導体０Ｙ−７Ｙのあられすデータビ
ツトのビツト位置は第１図に示すスイツチングマトリク
スを使用することによつてシフトできる。
そのマトリクスは図示したように接続されている３端子
スイツチ１Ａ−６４Ａを備えている。そのスイツチの一
例の詳細を第２図に示す。そのスイツチは垂直入力導体
０Ｙ−７Ｙの１つに接続されたベース素子、水平出力導
体０Ｘ−７Ｘの１つに接続されたコレクタ素子及び対角
線制御導体の１つに接続されたエミツタ素子を有するＮ
ＰＮトランジスタを備えている。そのスイツチングマト
リクスはまた図示したように接続されたスイツチ１Ｂ−
３６Ｂを備えている。
スイツチ１Ａ−６４Ａを備えている。そのスイツチの一
例の詳細を第２図に示す。そのスイツチは垂直入力導体
０Ｙ−７Ｙの１つに接続されたベース素子、水平出力導
体０Ｘ−７Ｘの１つに接続されたコレクタ素子及び対角
線制御導体の１つに接続されたエミツタ素子を有するＮ
ＰＮトランジスタを備えている。そのスイツチングマト
リクスはまた図示したように接続されたスイツチ１Ｂ−
３６Ｂを備えている。
第３図に示すようにスイツチは例えば水平出力導体０Ｘ
−７Ｘの１つに接続された陽極素子及び対角線制御導体
の１つに接続された陰極素子を有する通常のダイオード
を備えている。またマトリクスは、入力導体０Ｙ−７Ｙ
上のデイジタル数を情報ビツトのシフトなしに出力導体
に切換えるためにＯシフト導体０ＬＲを選択的に切換え
ることができる制御スイツチ４０を備えている。
−７Ｘの１つに接続された陽極素子及び対角線制御導体
の１つに接続された陰極素子を有する通常のダイオード
を備えている。またマトリクスは、入力導体０Ｙ−７Ｙ
上のデイジタル数を情報ビツトのシフトなしに出力導体
に切換えるためにＯシフト導体０ＬＲを選択的に切換え
ることができる制御スイツチ４０を備えている。
Ｏシフト導体０ＬＲが附勢されると、入力ビツト位置０
−７をあられす入力導体０Ｙ−７Ｙは夫々対応出力ビツ
ト位置０−７をあられす出力導体０Ｘ−７Ｘに動作的に
接続されている。各出力導体は同じ相対的ビツト位置を
あられす入力導体と同じ論理状態に切換えられるので、
その入力数は実効的に出力導体に転送される。マトリク
スはまた夫々右シフト導体１Ｒ−７Ｒを選択的に附勢で
きる右シフト制御スイツチ１ＲＳ−７ＲＳを備えている
。
−７をあられす入力導体０Ｙ−７Ｙは夫々対応出力ビツ
ト位置０−７をあられす出力導体０Ｘ−７Ｘに動作的に
接続されている。各出力導体は同じ相対的ビツト位置を
あられす入力導体と同じ論理状態に切換えられるので、
その入力数は実効的に出力導体に転送される。マトリク
スはまた夫々右シフト導体１Ｒ−７Ｒを選択的に附勢で
きる右シフト制御スイツチ１ＲＳ−７ＲＳを備えている
。
導体１Ｒ−７Ｒは夫々右ビツト位置シフト１−７をあら
れす。各右シフト導体１Ｒ−７Ｒは１組の右シフトスイ
ツチＡに接続されている。各組のスイツチの全数はその
組のスイツチに接続された右シフト導体によつてあられ
された右ビツト位置シフトを入力導体の全数（８）をひ
いたものに等しＸ．Σ例えばもし右シフト導体３Ｒは８
から３を引いた、即ち５個のスイツチに接続される。各
右シフトスイツチの組の内の各右シフトスイツチは、そ
のスイツチを動作させる右シフト導体によつてあられさ
れる右ビツト位置シフトの数だけ入力導体のビツト位置
を越えるビツト位置をあられす出力導体の１つに、入力
導体の１つを作動的に接続する。
れす。各右シフト導体１Ｒ−７Ｒは１組の右シフトスイ
ツチＡに接続されている。各組のスイツチの全数はその
組のスイツチに接続された右シフト導体によつてあられ
された右ビツト位置シフトを入力導体の全数（８）をひ
いたものに等しＸ．Σ例えばもし右シフト導体３Ｒは８
から３を引いた、即ち５個のスイツチに接続される。各
右シフトスイツチの組の内の各右シフトスイツチは、そ
のスイツチを動作させる右シフト導体によつてあられさ
れる右ビツト位置シフトの数だけ入力導体のビツト位置
を越えるビツト位置をあられす出力導体の１つに、入力
導体の１つを作動的に接続する。
例えばもし右シフト導体３Ｒが附勢されると、スイツチ
２５Ａは０ビツト位置をあられす入力導体０Ｙを３ビツ
ト位置をあられす出力導体３Ｘに接続する。３は導体３
Ｒによつてあられされる右ビツト位置シフト、即ち３ビ
ツト位置シフトだけ零を越えている。
２５Ａは０ビツト位置をあられす入力導体０Ｙを３ビツ
ト位置をあられす出力導体３Ｘに接続する。３は導体３
Ｒによつてあられされる右ビツト位置シフト、即ち３ビ
ツト位置シフトだけ零を越えている。
マトリクスはまた夫々左シフト導体１Ｌ−７Ｌを選択的
に附勢できる制御スイツチ１ＬＳー７ＬＳを備えている
。
に附勢できる制御スイツチ１ＬＳー７ＬＳを備えている
。
左シフト導体１Ｌ−７Ｌは夫々左ビツト位置シフト１−
７をあられす。、各導体１Ｌ−７Ｌは左シフトスイツチ
の組の１組に接続されている。各組のスイツチ数はその
組に接続されたシフト導体によつてあられされた左ビツ
ト位置シフトを入力導体の全数から引いたものに等しい
。例えば６ビツト位置シフトをあられす導体６Ｌに接続
された組のスイツチの全数は８から６をひいたもの即ち
２に等しい。そのスイツチの組内の各スイツチはそのス
イツチを動作させる左シフト導体によつてあられされる
左ビツト位置シフトの数だけ入力導体のビツト位置より
少ないビツト位置をあられす出力導体に、入力導体を接
続する。
７をあられす。、各導体１Ｌ−７Ｌは左シフトスイツチ
の組の１組に接続されている。各組のスイツチ数はその
組に接続されたシフト導体によつてあられされた左ビツ
ト位置シフトを入力導体の全数から引いたものに等しい
。例えば６ビツト位置シフトをあられす導体６Ｌに接続
された組のスイツチの全数は８から６をひいたもの即ち
２に等しい。そのスイツチの組内の各スイツチはそのス
イツチを動作させる左シフト導体によつてあられされる
左ビツト位置シフトの数だけ入力導体のビツト位置より
少ないビツト位置をあられす出力導体に、入力導体を接
続する。
例えば、もし左シフト導体６Ｌが附勢されると、スイツ
チ７Ａはビツト位置６をあられす入力導体６Ｙをビツト
位置０をあられす出力導体０Ｘに接続する。零は導体６
Ｌによつてあられされる左ビツト位置シフト、即ち６ビ
ツト位置シフトだけ６より少ない。入力導体０Ｙ−７Ｙ
上のデータを右にシフトするため、シフトすべき右ビツ
ト位置の数をあられす右シフト導体が附勢される。
チ７Ａはビツト位置６をあられす入力導体６Ｙをビツト
位置０をあられす出力導体０Ｘに接続する。零は導体６
Ｌによつてあられされる左ビツト位置シフト、即ち６ビ
ツト位置シフトだけ６より少ない。入力導体０Ｙ−７Ｙ
上のデータを右にシフトするため、シフトすべき右ビツ
ト位置の数をあられす右シフト導体が附勢される。
例えばデータを右に３ビツトシフトするために、スイツ
チ３ＲＳが閉じられ導体３Ｒが附勢される。入力導体上
のデータを左にシフトするため、シフトすべき左ビツト
位置の数をあられす左シフト導体が附勢される。例えば
データを左に６ビツト位置シフトしたい場合は導体６Ｌ
を附勢するためスイツチ６ＬＳが閉じられる。入力導体
上のデータを右に循環するため、循環すべき右ビツト位
置の数をあられす右シフト導体は循環すべき右ビツト位
置の数を入力導体の数から引いた数に等しい左ビツト位
置シフトの数をあられす左シフト導体と同時に附勢され
る。
チ３ＲＳが閉じられ導体３Ｒが附勢される。入力導体上
のデータを左にシフトするため、シフトすべき左ビツト
位置の数をあられす左シフト導体が附勢される。例えば
データを左に６ビツト位置シフトしたい場合は導体６Ｌ
を附勢するためスイツチ６ＬＳが閉じられる。入力導体
上のデータを右に循環するため、循環すべき右ビツト位
置の数をあられす右シフト導体は循環すべき右ビツト位
置の数を入力導体の数から引いた数に等しい左ビツト位
置シフトの数をあられす左シフト導体と同時に附勢され
る。
例えばもしデータが右に３ビツト位置循環せしめようと
すると、スイツチ３ＲＳが閉じられて導体３Ｒが附勢さ
れ、同時にスイツチ５ＬＳが閉じられ導体５Ｌを附勢す
る。入力導体上のデータを左に循環するため、循環すべ
き左ビツト位置の数をあられす左シフト導体は、循環す
べき左ビツト位置の数を入力導体の数から引いた数に等
しい右ビツト位置シフトの数にあられす右シフト導体と
同時に附勢される。例えば、もしデータが２ビツト位置
左に循環せしめるには、スイツチ２ＬＳが閉じられ導体
２Ｌを附勢しかつ同時にスイツチ６ＲＳが閉じられ導体
６Ｒを附勢する。各出力導体を１論理状態に切換えるた
め、スイツチ４１は閉じられて導体３８を附勢する。
すると、スイツチ３ＲＳが閉じられて導体３Ｒが附勢さ
れ、同時にスイツチ５ＬＳが閉じられ導体５Ｌを附勢す
る。入力導体上のデータを左に循環するため、循環すべ
き左ビツト位置の数をあられす左シフト導体は、循環す
べき左ビツト位置の数を入力導体の数から引いた数に等
しい右ビツト位置シフトの数にあられす右シフト導体と
同時に附勢される。例えば、もしデータが２ビツト位置
左に循環せしめるには、スイツチ２ＬＳが閉じられ導体
２Ｌを附勢しかつ同時にスイツチ６ＲＳが閉じられ導体
６Ｒを附勢する。各出力導体を１論理状態に切換えるた
め、スイツチ４１は閉じられて導体３８を附勢する。
マトリクスの約半分は演算右シフト導体１ＡＲ一７ＡＲ
を夫々附勢するために使用される演算右シフトスイツチ
１ＡＲＳ−７ＡＲＳに適合されている。これらの導体は
、もし入力導体上の数の符号ビツトが負ならば、出力導
体のあるものを１状態にシフトするために使用される、
即ち論理１状態に切換えられる。上記マトリクスの動作
例を第４Ａ図及び第４Ｂ図を参照して説明する。
を夫々附勢するために使用される演算右シフトスイツチ
１ＡＲＳ−７ＡＲＳに適合されている。これらの導体は
、もし入力導体上の数の符号ビツトが負ならば、出力導
体のあるものを１状態にシフトするために使用される、
即ち論理１状態に切換えられる。上記マトリクスの動作
例を第４Ａ図及び第４Ｂ図を参照して説明する。
そのマトリクスの各入力導体は対角線制御導体によつて
制御されるスイツチを介して出力導体に接続されている
。対角線制御導体はその導体が作動される時、シフトの
型式及びシフトされるビツト位置の数を示すように符号
化される。マトリクスが使用されない時制御導体は非作
動となり、その時出力導体は論理０状態にバイアスされ
る。もしマトリクスがシフトを行なわずにデータを通過
させるように要求されるならば、制御スイツチ４０が閉
じられて導体０ＬＲが附勢される。次いで各入力は単一
ノード遅延及び出力バツフア遅延をうけ、各入力導体に
あられれるデータは対応する出力導体にす速く切換えら
れる。その結果データの衝突は生じない。もし３ビツト
位置の論理右シフトが要求されると、制御スイツチ３Ｒ
Ｓが閉じられ導体３Ｒを付勢する。
制御されるスイツチを介して出力導体に接続されている
。対角線制御導体はその導体が作動される時、シフトの
型式及びシフトされるビツト位置の数を示すように符号
化される。マトリクスが使用されない時制御導体は非作
動となり、その時出力導体は論理０状態にバイアスされ
る。もしマトリクスがシフトを行なわずにデータを通過
させるように要求されるならば、制御スイツチ４０が閉
じられて導体０ＬＲが附勢される。次いで各入力は単一
ノード遅延及び出力バツフア遅延をうけ、各入力導体に
あられれるデータは対応する出力導体にす速く切換えら
れる。その結果データの衝突は生じない。もし３ビツト
位置の論理右シフトが要求されると、制御スイツチ３Ｒ
Ｓが閉じられ導体３Ｒを付勢する。
入力導体０Ｙは動作的に出力導体３Ｘに、入力導体１Ｙ
は動作的に出力導体４Ｘに等々のように接続される。出
力導体０Ｘ−２Ｘが切換えられ、これら出力導体は論理
０状態に止まる。シフトが望まれない場合のように、デ
ータ３ビツト位置を入力導体から出力導体にシフトする
ため、単に単一ノード遅延及び出力バツフア遅延が必要
とされる。入力導体０Ｙ−７Ｙ上の数が第４Ａ図１に示
されているとすると、出力導体上の数は第４Ａ図２によ
つて示されている。３ビツト位置の論理左シフトは、導
体３ＬＳが閉じられてシフト導体３Ｌが付勢される点を
除いて、上述したようにして処理される。
は動作的に出力導体４Ｘに等々のように接続される。出
力導体０Ｘ−２Ｘが切換えられ、これら出力導体は論理
０状態に止まる。シフトが望まれない場合のように、デ
ータ３ビツト位置を入力導体から出力導体にシフトする
ため、単に単一ノード遅延及び出力バツフア遅延が必要
とされる。入力導体０Ｙ−７Ｙ上の数が第４Ａ図１に示
されているとすると、出力導体上の数は第４Ａ図２によ
つて示されている。３ビツト位置の論理左シフトは、導
体３ＬＳが閉じられてシフト導体３Ｌが付勢される点を
除いて、上述したようにして処理される。
この場合、入力導体上のデータは３位置左にシフトされ
、第４Ａ図３・に示す数となる。３ビツト位置の演算右
シフトは、出力線０Ｘ２Ｘの状態が入力導体０Ｙ上の符
号ビツトの値によつて制御される点を除いて論理右シフ
トと同様にして処理される。
、第４Ａ図３・に示す数となる。３ビツト位置の演算右
シフトは、出力線０Ｘ２Ｘの状態が入力導体０Ｙ上の符
号ビツトの値によつて制御される点を除いて論理右シフ
トと同様にして処理される。
もし符号ビツトが論理０であると、前述したシフトは正
しい。もし符号ビツトが論理１であると出力導体０Ｘ−
２Ｘは論理１状態に調整しなければならない。これを達
成するためスイツチ３ＲＳ及び３ＡＲＳは同時に閉じら
れるので、出力導体０Ｘ−２Ｘは導体３ＡＲに接続され
たＢスイツチによつて論理１状態に切換えられる。３ビ
ツト位置の演算右シフトの結果は、論理０符号ビツトの
場合は第４Ｂ図１及び第４Ｂ図２に示され、論理１符号
ビツトの場合は第４Ａ図１及び第４Ａ図４によつて示さ
れている。
しい。もし符号ビツトが論理１であると出力導体０Ｘ−
２Ｘは論理１状態に調整しなければならない。これを達
成するためスイツチ３ＲＳ及び３ＡＲＳは同時に閉じら
れるので、出力導体０Ｘ−２Ｘは導体３ＡＲに接続され
たＢスイツチによつて論理１状態に切換えられる。３ビ
ツト位置の演算右シフトの結果は、論理０符号ビツトの
場合は第４Ｂ図１及び第４Ｂ図２に示され、論理１符号
ビツトの場合は第４Ａ図１及び第４Ａ図４によつて示さ
れている。
３ビツト位置の演算左シフトは、導体３Ｌが符号ビツト
に関係なく付勢される点だけを除いて演算右シフトのよ
うに処理される。
に関係なく付勢される点だけを除いて演算右シフトのよ
うに処理される。
３ビツト位置の演算左シフトの結果は第４Ａ図１及び第
４Ａ図５によつて示されている。
４Ａ図５によつて示されている。
循環右シフトは２つのデイジタル制御導体の使用を必要
とする。
とする。
５ビツト位置の循環右シフトにおいて、スイツチ５ＲＳ
は閉じられて線５Ｒを付勢し、スイツチ３ＬＳが閉じら
れて導体３Ｌを付勢する。
は閉じられて線５Ｒを付勢し、スイツチ３ＬＳが閉じら
れて導体３Ｌを付勢する。
導体５Ｒによるシフトの他に、導体３Ｌは入力導体３Ｙ
を出力導体０Ｘに、入力導体４Ｙを出力導体１Ｘに、入
力導体５Ｙを出力導体２Ｘに等々のように、右循環を行
なうために接続する。このシフトの結果は第４Ａ図１及
び第４Ａ図６に示す。同様なシフトは循環左シフトに対
しても生じる。
を出力導体０Ｘに、入力導体４Ｙを出力導体１Ｘに、入
力導体５Ｙを出力導体２Ｘに等々のように、右循環を行
なうために接続する。このシフトの結果は第４Ａ図１及
び第４Ａ図６に示す。同様なシフトは循環左シフトに対
しても生じる。
例えばもしデータが２ビツト位置左に循環されると、ス
イツチ２ＬＳは閉じられて導体２Ｌを付勢し、スイツチ
６ＲＳは閉じられて導体６Ｒを付勢する。この循環左シ
フトの結果は第４Ａ図１．及び第４Ａ図７に示す。本発
明によれば独自な構造のマトリクスによつて左右循環シ
フトを２つの導体を同時に付勢することにより達成でき
、また本発明を１６及び３２ビツトのシフトに拡張する
ことは容易である。
イツチ２ＬＳは閉じられて導体２Ｌを付勢し、スイツチ
６ＲＳは閉じられて導体６Ｒを付勢する。この循環左シ
フトの結果は第４Ａ図１．及び第４Ａ図７に示す。本発
明によれば独自な構造のマトリクスによつて左右循環シ
フトを２つの導体を同時に付勢することにより達成でき
、また本発明を１６及び３２ビツトのシフトに拡張する
ことは容易である。
第１図は本発明による８ビツトマトリクスシフタ一の一
実施例の概略図、第２図は本発明によるシフトスイツチ
の一例の概略図、第３図は本発明による演算右スイツチ
の一例の概略図、第４Ａ図及び第４Ｂ図は本発明の実施
例の動作説明図である。 １Ｙ−７Ｙ：入力導体、１Ｘ−７Ｘ：出力導体、２０〜
２７：抵抗、３０−３７：バツフア増幅器、１Ａ−６４
Ａ：３端子スイツチ、１ＲＳ−７ＲＳ：右シフト制御ス
イツチ、１Ｒ−７Ｒ：右シフト導体、１Ｌ−７Ｌ：左シ
フト導体、１ＬＳ−７ＬＳ：左シフト制御スイツチ。
実施例の概略図、第２図は本発明によるシフトスイツチ
の一例の概略図、第３図は本発明による演算右スイツチ
の一例の概略図、第４Ａ図及び第４Ｂ図は本発明の実施
例の動作説明図である。 １Ｙ−７Ｙ：入力導体、１Ｘ−７Ｘ：出力導体、２０〜
２７：抵抗、３０−３７：バツフア増幅器、１Ａ−６４
Ａ：３端子スイツチ、１ＲＳ−７ＲＳ：右シフト制御ス
イツチ、１Ｒ−７Ｒ：右シフト導体、１Ｌ−７Ｌ：左シ
フト導体、１ＬＳ−７ＬＳ：左シフト制御スイツチ。
Claims (1)
- 【特許請求の範囲】 １ ビット位置０からＮ−１及び符号ビットをあらわす
Ｎ＋１個の入力導体を有し離散的論理状態によつて示さ
れるＮ情報ビットのディジタルデータを処理するために
、下記の各装置を含み、ビット位置に対してデータをシ
フトする装置。 （イ）０〜Ｎ−１のビット位置及び符号ビットをあらわ
すＮ＋１個の出力導体０Ｘ〜７Ｘ、（ロ）零シフト信号
を伝送する零シフト導体０ＬＲ、（ハ）前記零シフト信
号に応答して、各入力導体を同じビット位置をあらわす
対応出力導体に動作的に接続して対応入力導体と同じ論
理状態に各出力導体を切換える零シフトスイッチ装置４
０、（ニ）右ビット位置シフトを表わす右シフト導体１
Ｒ〜７Ｒ、（ホ）右ビット位置シフトを表わしていて、
同じ右ビット位置シフトをあらわす前記右シフト導体の
１つによつて動作される右シフトスイッチ装置９Ａ、１
８Ａ、２７Ａ、３６Ａ、４５Ａ、５４Ａ、６３Ａ；１７
Ａ、２６Ａ、３５Ａ、４４Ａ、５３Ａ、６２Ａ；２５Ａ
、３４Ａ、４３Ａ、５２Ａ、６１；３３Ａ、４３Ａ、５
１Ａ、６０Ａ；４１Ａ、５０Ａ、５９Ａ；４９Ａ、５８
Ａ；５７Ａ、（ヘ）右シフト導体によつて示される右ビ
ット位置シフトの数だけ前記１つの入力導体のビット位
置を越えるビット位置をあらわす前記出力導体の１つに
前記入力導体の１つを接続する右シフト制御スイッチ１
ＲＳ〜７ＲＳ、（ト）左ビット位置シフトを表わす左シ
フト導体１Ｌ〜７Ｌ、（チ）左ビット位置シフトを表わ
していて、同じ左ビット位置シフトをあらわす前記左シ
フト導体の１つによつて作動される左シフトスイッチ装
置２Ａ、１１Ａ、２０Ａ、２９Ａ、３８Ａ、４７Ａ、５
６Ａ；３Ａ、１２Ａ、２１Ａ、３０Ａ、３９Ａ、４８Ａ
；４Ａ、１３Ａ、２２Ａ、３１Ａ、４０Ａ、５Ａ、１４
Ａ、２３Ａ、３２Ａ；６Ａ、１５Ａ、２４Ａ；７Ａ、１
６Ａ；８Ａ、（リ）左シフト導体によつて示される左ビ
ット位置シフトの数だけ前記１つの入力導体のビット位
置より少ないビット位置をあらわす前記出力導体の１つ
に前記入力導体の１つを接続する左シフト制御スイッチ
１ＬＳ〜７ＬＳ、（ヌ）１〜Ｎ−１の演算右ビット位置
シフトを表わす演算右シフト導体１ＡＲ〜７ＡＲ、（ル
）１〜Ｎ−１の演算右ビット位置シフトを表わす演算右
スイッチであつて、各スイッチがビット位置シフトの同
じ数を表わす演算右シフト導体を前記ビット位置シフト
数から１をひいた数に等しいかあるいは小さいビット位
置を表わす各出力導体に動作的に接続する演算右スイッ
チ１ＡＲＳ〜７ＡＲＳ；１Ｂ〜６４Ｂ、（オ）シフトす
べき右ビット位置の数をあらわす右シフト導体を付勢す
ることによつて入力導体上のデータを右にシフトする第
１制御装置、（ワ）シフトすべき左ビット位置の数をあ
らわす左シフト導体を付勢することによつて入力導体上
のデータを左にシフトする第２制御装置、（カ）循環す
べき右ビット位置の数をあらわす右シフト導体及び前記
数をＮから引いた数をあらわす左シフト導体を付勢する
ことによつて入力導体上のデータを右に循環する第３制
御装置、（ヨ）循環すべき左ビット位置の数をあらわす
左シフト導体及び前記数をＮから引いた数をあらわす右
シフト導体を付勢することによつて入力導体上のデータ
を左に循環する第４制御装置、（タ）出力導体をスイッ
チにより付勢された演算右シフト導体に動作的に接続し
出力導体を所定の論理状態に切換えるために、第１制御
装置がシフトされる右ビット位置数を表わす右シフト導
体を附勢すると同時に、右にシフトされる位置数に等し
いビット位置シフトを表わす演算右シフト導体を付勢す
る第５制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US00391610A US3818203A (en) | 1973-08-27 | 1973-08-27 | Matrix shifter |
| US391610 | 1973-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5051637A JPS5051637A (ja) | 1975-05-08 |
| JPS5922260B2 true JPS5922260B2 (ja) | 1984-05-25 |
Family
ID=23547279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49096258A Expired JPS5922260B2 (ja) | 1973-08-27 | 1974-08-23 | デ−タシフト装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US3818203A (ja) |
| JP (1) | JPS5922260B2 (ja) |
| CA (1) | CA995767A (ja) |
| DE (1) | DE2440389C2 (ja) |
| FR (1) | FR2242727B1 (ja) |
| GB (1) | GB1454209A (ja) |
| IT (1) | IT1020227B (ja) |
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|---|---|---|---|---|
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| US3961750A (en) * | 1974-04-05 | 1976-06-08 | Signetics Corporation | Expandable parallel binary shifter/rotator |
| US3934132A (en) * | 1974-06-10 | 1976-01-20 | Control Data Corporation | Shift network for dual width operands |
| US3967101A (en) * | 1975-03-17 | 1976-06-29 | Honeywell Information Systems, Inc. | Data alignment circuit |
| US4051358A (en) * | 1976-02-20 | 1977-09-27 | Intel Corporation | Apparatus and method for composing digital information on a data bus |
| JPS52156522A (en) * | 1976-06-23 | 1977-12-27 | Yuuzatsuku Denshi Kougiyou Kk | Shift circuit |
| JPS5652441A (en) * | 1979-10-05 | 1981-05-11 | Pioneer Electronic Corp | Programmable bit shift circuit |
| JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
| US4396994A (en) * | 1980-12-31 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Data shifting and rotating apparatus |
| USRE33664E (en) * | 1980-12-31 | 1991-08-13 | At&T Bell Laboratories | Data shifting and rotating apparatus |
| JPS593548A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 可変長符号の符号変換回路 |
| JPS60142422A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | ビツト操作回路 |
| DE3854818T2 (de) * | 1987-08-21 | 1996-05-15 | Commw Scient Ind Res Org | Transformationsverarbeitungsschaltung |
| US4818988A (en) * | 1988-01-04 | 1989-04-04 | Gte Laboratories Incorporated | Crosspoint switching array |
| US4843383A (en) * | 1988-01-13 | 1989-06-27 | National Semiconductor Corporation | Transistor matrix shifter |
| US5027300A (en) * | 1989-12-20 | 1991-06-25 | Bull Hn Information Systems Inc. | Two level multiplexer circuit shifter apparatus |
| JP2526532B2 (ja) * | 1992-10-14 | 1996-08-21 | 日本プレシジョン・サーキッツ株式会社 | 画像処理用デジタルフィルタ |
| US6226735B1 (en) * | 1998-05-08 | 2001-05-01 | Broadcom | Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements |
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| US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
| US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
Family Cites Families (3)
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|---|---|---|---|---|
| US3588483A (en) * | 1968-03-14 | 1971-06-28 | Robert J Lesniewski | Variable digital processor including a register for shifting and rotating bits in either direction |
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-
1973
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-
1974
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- 1974-08-23 JP JP49096258A patent/JPS5922260B2/ja not_active Expired
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- 1974-08-27 IT IT26652/74A patent/IT1020227B/it active
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