JPH01119826A - 全加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は２進数の加算を行う全加算器に関する。

従来の技術 Ｎビットで表現される２進数の加算は第２図に示す様に
、縦続接続された全加算器が用いられて２　ヘー、゛ いる。第２図においては８ビツトの２進数Ａ　（ａ１〜
ａ　）と８ビツトの２進数Ｂ（ｂ１〜ｂ８）の加算を行
うものであシ、Ｂ１〜ｓ９は加算結果出力である。

２０１〜２０８Ｕそれぞれ全加算器であり、ａ。

ｂ　、　ｃ−は入力端子、８は和出力端子、Ｃ０はキヤ
リ−出力端子である。ｃｏ−０８は各桁へのキャリー信
号である。全加算器２０１〜２０８をＥＣＬ（Ｅｍｉｔ
ｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）で構成する場合
、第４図に示す回路が一般に用いられる。第４図におい
て、５０〜６９はトランジスタ、７０〜７６は抵抗であ
り、７７．７８．７９はそれぞれａ、ｂ。

Ｃ１の入力端子、８０．８１はＣ８，Ｓ出力端子である
。回路はａ　＋　ｂ　＋　Ｃ，入力より、キャリーＣ０
と和Ｓ出力を生成する２つのブロックより構生されてお
り、以下の２つの式を満足する様ロジックが３段縦積み
構成で組まれている。

ｓ　＝ａ（ｉ）ｂ■Ｃ・　　　　　・・・・・・・・・
・・・・・・・・・・・（１）Ｃｏ””　ａ　’　ｂ　
十〇・・（ａＯｂ）　　・・・・・・・・・・・・・・
・（２）ここで　・はＡＮＤ ＋はＯＲ ３　へ−／ ■はＥＸＯＲを表している。

７６は基準バイアス端子であり、この端子に印加される
電圧と、トランジスタ５８．６９、抵抗７２゜７６によ
り定電流源を構成している。

第２図に示す８ビツトの加算において、その演算速度は
キャリー信号の伝搬時間で決定される。

第２図ではキャリー信号００〜Ｃ８が全加算器２０１〜
２０８の８段を伝搬しており演算速度が遅くなってしま
う。

そこで、演算速度を速くするだめの手法としてＣＳ　Ａ
　（Ｃａｒｒｙ　５ｅｌｅｃｔ　Ａｄｄｅｒ）方式が用
いられる。第３図はＣ８Ａ方式を用いた８ビツト加算の
例を示す。第３図において、３０１〜３１２ｉｄ全加算
器、３１３〜３１７はセレクタであり、ａ１〜ａ８．ｂ
１〜ｂ８，８１〜Ｉｉ＋９は第２図の回付号のものと同
一である。８ビツトの加算において、下位４ビツトは全
加算器３０１〜３０４で第２図に示す縦続接続と同様の
加算を行う。上位４ビツトについては、全加算器３０５
〜３０８および３０９〜３１２により、４ビツト目から
のキャリー信号が有る場合と無い場合（Ｃ４＝＝１とＣ
４＝ｏ　の場合）についての演算を同時に行う。全加算
器３０５〜３０８と全加算器３０９〜３１２の演算結果
を４ビツト目からのキャリー信号ｃ４によりセレクタ３
１３〜３１７で選択することによって最終の演算結果８
１〜Ｂ９を得る。この様な構成とすることにより、下位
４ビツトと゛」二位４ビットは同時に演算を行うので、
演算時間は全加算器４段のキャリー信号伝搬時間とセレ
クタの切り換え時間の和となり、第２図に示す構成に比
べ約％とすることができる。

発明が解決しようとする問題点 Ｃ８Ａ方式の加算は演算速度の改善には効果を発揮する
が、第３図から明らかな様に、ＣＳＡ方式を採用するビ
ット（この場合は上位４ビツト）においては全加算器が
２倍必要となるので回路規模が膨大になるという欠点を
有している。

問題点を解決するだめの手段 本発明（はかかる点に鑑みてなされたもので、複数段の
縦積みロジックを用いるＥＣＬ全加算器において、少な
くとも１つの段に関して複数の入力５　ヘ一／ 端子を設け、この複数入力に対応した差動トランジスタ
対を用い複数のキャリーおよび和出力を得ると共に、こ
の差動トランジスタ対の共通エミッタに接続される次段
の差動トランジスタ対を複数個設ける構成としたもので
ある。

作　　用 本発明は前記した構成とすることにより、Ｃ８Ａ方式の
全加算器において、２つの入力が共通でキャリー人力が
異なる２つの全加算器を簡単な回路構成で実現できる。

実施例 第３図に示すＣ８Ａ方式加算器における上位４ビツトの
各ビットにおいては２種類の演算が２個の全加算器でお
こなわれ、一方の演算結果がセレクタにより選ばれる。

第１図に示す本発明の一実施例における回路図はこの２
つの全加算器を１つの回路で実現するものである。第３
図からも明らかなように、各ビットでの２つの全加算器
はａ、ｂの２人力が共通でＣｉ大入力異なるものとなっ
ている。したがって、第１図に示す回路はａ、ｂ入６　
ヘー、・ 力端子４６．４７は１段のＥＣＬ回路に対してそれぞれ
入力は１つとなっているのに対して、キャリー信号入力
端子は１段のＥＣＬ回路に対してｃ　、（４８）　ｒ　
ｃ　３２　（４９）の２個を有している。１〜３４はト
ランジスタ、３５〜４４は抵抗であり、９０．９１は２
個のキャリー出力端子’０１　”　０２１９２．９３は
２個の和出力端子Ｓ１．Ｓ２である。

各出力端子は２個のキャリー人力ｃ　、　（４８）　、
Ｃｌ２（４９）に対応して設けられた差動トランジスタ
対（１１，１４）、（１２、１３）、（２６，２９）、
（２７，２８）、（３０，３３）、（３１，３２）のコ
レクタより取り出されており、上記各差動トランジスタ
対の共通エミッタは各々独立に設けられた次段のＥＣＬ
を構成するトランジスタ３，４゜１８．１９，２０，２
１．２２，２３，２４．２５に接続される。ト、ランジ
スタ５，７，９．１０は論理の構成上直接キャリー出力
端子に接続されている。このよう々構成とすることによ
り基準バイアス４５、トランジスタ１５　、３４および
抵抗３９゜４４で構成される定電流源の電流Ｉ０は入力
端子７　ヘ−ジ ｂ４□　に接続されるＥＣＵ段においてベースおよびエ
ミッタが共通接続された２個の並列トランジスタから成
る差動トランジスタ対（３，４と５，６）、（７，８と
９．１０）、　（１８，１９と２０．２１）、（２２，
２３と２４　、２５　）によりスイッチされるので各出
力端子に接続された差動トランジスタ対は等しい電流に
よるスイッチが行なわれることになり、２個のキャリー
出力Ｃ８１ｊ’０２　　および２個の和出力８１ｔｌ！
２はそれぞれ等しい電圧振幅の信舟が得られる。第１図
に示す回路構成とすることにより各出力端子の信号は以
下に示す式となる。

５１＝＝ａ＋ｂ＋ｃｉ１　　　　　　　・・・・・・・
・・・旧・・（３）９２：　ａ　十ｂ　＋　ｃ　１２　
　　　　−−・・・叫−・（４）Ｃｏ１＝ａ＠ｂ＋ｃｉ
１（ａ十ｂ）　　……・・・……（６）ｃ０２＝＝ａ＊
、ｂ＋ｃ、２（ａ＋ｂ）　　　川、、、…、、、、、、
（６）これらの式より明らかなように、８１．ｃｏｌ　
および’２ｊ’０２はａ、ｂ入力を共有し、異なるキャ
リー人力信号’ｉ１ｙ’ｉ２より生成される。

発明の詳細 な説明したように、本発明によれば、共有する入力と異
なる入力を必要とする全加算器を簡単な回路構成で実現
できるので、Ｃ８Ａ加算器等を小さな回路規模で構成す
ることができる。

【図面の簡単な説明】

第１図は本発明による全加算器の一実施例を示す回路図
、第２図はＮビット加算器の構成図、第３図はＣ８Ａ方
式加算器の構成図、第４図は従来の全加算器の回路図で
ある。 １〜３４・・・・・・トランジスタ、３６〜４４・・・
・・抵抗、４８．４９・・・・・・キャリー入力端子、
９０　、９１・・・・・・キャリー出力端子、９２．９
３・・・・・・和出力端子。

Claims (1)

【特許請求の範囲】
1. 複数段の縦積みロジックを用いたＥＣＬで構成される全
   加算器において、少なくとも１つの段に関して複数の入
   力端子を設ける手段と、該複数の入力端子に接続される
   複数の差動トランジスタ対と、該複数の差動トランジス
   タ対より複数のキャリー出力および複数の和出力を取り
   出す手段と、前記複数の差動トランジスタ対の共通エミ
   ッタが接続されるとともにベースおよびエミッタが共通
   接続された複数の並列差動トランジスタ対を有すること
   を特徴とする全加算器。