KR940003671Y1

KR940003671Y1 - 절대값 연산회로

Info

Publication number: KR940003671Y1
Application number: KR2019910007866U
Authority: KR
Inventors: 임춘원
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-05-30
Filing date: 1991-05-30
Publication date: 1994-06-07
Also published as: KR920022298U

Abstract

내용 없음.

Description

절대값 연산 회로

제1도는 종래의 절대값 연산 블록도.

제2도는 본 고안의 절대값 연산회로에 대한 블록도.

제3도는 제2도에서 입력데이타에 따른 제어신호 진리표.

제4도는 본 고안의 다른 실시예시도.

* 도면의 주요부분에 대한 부호의 설명

11A, 11B : 감산기 12A, 12B : 제어신호 발생부

13A, 13B :절대값 출력부 I1, I2 : 인버터

T1, T2 : 전송게이트

본 고안은 입력되는 데이타의 절대값을 계산하여 이를 출력하는 회로에 관한 것으로 특히, 간단한 구성의 제어회로를 이용하여 입력되는 복수개의 데이타 값에 대한 절대값을 산출하는데 적당하도록 한 절대값 연산회로에 관한 것이다.

제1도는 종래의 절대값 연산 블록도로서 이에 도시한 바와 같이, 두 입력 데이타(A,B)의 크기를 비교하는 비교기(1)와, 상기 입력 데이타(A,B)의 차값(A-B), (B-A)을 각기 계산하는 감산기(2), (3)와, 상기 두 데이타(A,B)의 차값(A-B), (B-A)중에서 양(+)의 값을 선택하여 출력하는 선택기(4)로 구성된 것으로 이의 작용을 설명하면 다음과 같다.

입력 데이타(A,B)가 비교기(1)에 공급되면 이로부터(A〉B), (B〈A) 또는 (A=B)의 세가지 상태의 출력값이 계산되어 그 중에서 하나가 선택기(4)의 제어신호로 출력되고, 이때 감산기(2), (3)는 각각 상기 입력 데이타(A,B)에 대한 차값(A-B), (B-A)를 계산하여 이를 상기 선택기(4)의 입력으로 공급한다.

그리고 상기 선택기(4)는 상기 비교기(1)로부터 제어신호(A〉B)가 입력될때상기 감산기(2)이 출력 데이타값(A-B)을 선택하여 이를 출력하고, 제어신호(B〉A)가 입력될때는 상기 감산기(3)의 출력 데이타값(B-A)을 선택하여 이를 출력하고, 제어신호(A=B)가 입력될 때에는 0을 출력하여 결과적으로 상기 두 입력 데이타(A,B)에 대한 절대값이 출력된다.

그러나 이와 같은 종래의 회로에 있어서는 입력 데이타의 선택 제어신호를 생성하기 위해 비교기를 사용하게 되는데, 이의 구성이 복잡할뿐더러 대단한 고가품이어서 사용자에게 경제적인 부담을 주게되는 결점으로 대두 되었다.

본 고안은 이와 같은 결점을 해결하기 위하여 간단한 구성의 회로를 이용하여 복수개의 입력데이타에 대한 절대값을 구할 수 있게 안출한 것으로 이를 첨부한 도면에 의해서 상세히 설명하면 다음과 같다.

제2도는 본 고안의 절대값 연산회로에 대한 블록도로서 이에 도시한 바와같이, 입력 데이타(A,B)에 대한 감산값(A-B)을 계산하는 감산기(11A)와, 입력 데이나(A,B)에 대한 감산값(B-A)을 계산하는 감산기(11B)와, 상기 감산기(11A)에서 출력되는 데이타의 감산값이 양의 값일때 제어신호(S₁)를 저전위로 출력하고 음의 값일때 고전위로 출력하는 제어신호발생부(12A)와, 상기 감산기(11B)에서 출력되는 데이타의 감산값이 양의 값일때 제어신호(S₂)를 저전위로 출력하고 음의 값일때 고전위를 출력하는 제어신호발생부(12B)와, 전송게이지트 및 인버터(T1,I1)로 구성되어 제어신호 발생부(12A)에서 출력되는 제어신호(S₁)의 제어를 받아 상기 감산기(11A)의 출력값을 통가시키거나 차단하는 절대값 출력부(13A)와, 전송게이트 및 인버터(T2,I2)로 구성되어 상기 제어신호 발생부(12B)에서 출력되는 제어신호(S₂)의 제어를 받아 상기 감산기(11B)의 출력값을 통과시키거나 차단하는 절대값 출력부(13B)로 구성한 것을 것으로, 이와 같이 구성된 본 고안을 제3도 및 제4도를 참조하여 상세히 설명하면 다음과 같다.

감산기(11A)는 입력데이타(A,B)를 공급받아 그 입력 데이타(A)에서 입력 데이타(B)를 감산하고, 감산기(11B)도 상기 입력 데이타(A,B)를 공급받아 상기 감산기(11A)와 반대로 입력 데이타(B)에서 입력 데이타(A)를 감산한다.

그리고 레지스터로 이루어진 제어신호 발생부(12A)는 상기 감산기(11A)의 계산값(A-B)을 공급받아 이의 값이 양(+)의 값일때는 신호비트(S₁)를 통해 저전위를 출력하고, 반대로 부(-)의 값일때는 고전위를 출력한다.

한편, 레지스터로 이루어진 제어신호 발생부(12B)도 상기 제어신호 발생부(12A)와 같이 상기 감산기(11B)의 계산값(B-A)을 공급받아 이의 값이 양의 값일때는 신호비트(S₂)를 통해 저진위를 출력하고, 부의 값일때는 고전위를 출력한다.

이에 따라 상기 제어신호 발생부(12A), (12B)에 출력되는 스위칭 제어신호는 제3도에서와 같이 출력된다. 그리고 절대값 출력부(13A), (13B)는 상기 감산기(11A), (11B)로부터 공급받는 데이타를 상기 제어신호 발생부(12A), (12B)의 제어신호 (S1), (S2)에 따라 이를 통과시키거나 차단시키게 되는데, 이를 제3도를 참조하여 설명하면 하기와 같다.

첫째, 상기 입력데이타(A)의 값이 입력데이타(B)의 값보다 큰 경우, 상기 감산기(11A), (11B)에 각각 양(+), 부(-)의 값이 출력되므로 이때, 상기 제어신호 발생부(12A), (12B)의 신호비트(S1), (S2)에 각각 저전위, 고전위가 출력되고, 이로인하여 전송게이트(T1)가 온되는 반면, 전송게이트(T2)가 오프되므로 상기 감산기(11A)에 출력되는 감산값(A-B)이 그 전송게이트(T1)를 통해 절대값으로 출력되는 반면, 상기 전송게이트(T2)는 오프되어 상기 감산기(11B)의 감산값(B-A)이 그 전송게이트(T2)는 오프되어 상기 감산기(11B)의 감산값(B-A)이 그 전송게이트(T2)를 통과하지 못한다.

둘째, 상기 입력 데이타(A)의 값이 입력 데이타(B)의 값보다 작을 경우, 상기 감산기(11A), (11B)에 각각부, 양의 값이 출력되므로 이때, 상기 제어신호 발생부(12A), (12B)의 신호비트(S1), (S2)에 각각 저전위, 고전위가 출력되고, 이로 인하여 전송게이트(T1)가 오프되는 반면, 전송게이트(T2)가 온되므로 상기 감산기(11B)에 출력되는 감산값(B-A)이 그 전송게이트(T2)를 통해 절대값으로 출력되는 반면, 상기 전송게이트(T1)는 오프되어 상기 감산기(11A)이 감산값(A-A)이 그 전송게이트(T1)를 통과하지 못한다.

셋째, 상기 입력 데이타(A,B)이 값이 서로 같을때, 상기 감산기(11A), (11B)에 모두 0이 출력되고, 상기 제어신호 발생부(12A), (12B)에 모두 저전위가 출력되어 상기 전송게이트(T1), (T2)가 모두 온되어 상기 감산기(11A), (11B)의 감산값(0), (0)이 그 전송게이트(T1), (T2)를 통해 절대값으로 출력되어 결국, 이때의 절대값은 0으로 출력된다.

한편, 제4도는 본 고안의 다른 실시예를 보인 것으로 이에 도시한 바와 같이, 데이타(A), (B)의 비트가 4, 8, 16…비트로 확장될 경우, 단순히 전송게이트(T11-T1n), (T21-T2n)의 갯수를 데이타 비트의 수에 맞추어 감산기(11A), (11B)에 병렬로 연결하고, 그 전송게이트(T11-Tn), (T21-T2n)의 제어단자도 상기 제2도에서와 같은 방식으로 연결하면 상기와 동일한 효과를 얻을 수 있게 된다.

이상에서 상세히 설명한 바와 같이 본 고안은 절대값 연산회로를 간단하게 구성함으로써 원가를 대폭적으로 절감할 수 있는 이점이 있다.

Claims

입력 데이타(A,B)에 대한 감산값(A-B)을 계산하는 감산기(11A)와, 입력 데이타(A,B)에 대한 감산값(B-A)을 계산하는 감산기(11B)와, 상기 감산기(11A)에서 출력되는 데이타의 감산값이 양의 값일때 제어신호(S₁)를 저전위로 출력하고 음의 값일때 고전위로 출력하는 제어신호방생부(12A)와, 상기 감산기(11B)에서 출력되는 데이타의 감산값이 양의 값일때 제어신호(S₂)를 저전위로 출력하고 음의 값일때 고전위를 출력하는 제어신호발생부(12B)와, 전송게이트 및 인버터(T1,I1)로 구성되어 제어신호 발생부(12A)에서 출력되는 제어신호(S₁)의 제어를 받아 상기 감산기(11A)의 출력값을 통과시키거나 차단하는 절대값 출력부(13A)와, 전송게이트 및 인버터(T2,I2)로 구성되어 상기 제어신호 발생부(12B)에서 출력되는 제어신호(S₂)의 제어를 받아 상기 감산기(11B)의 출력값을 통과시키거나 차단하는 절대값 출력부(13B)로 구성된 것을 특징으로 하는 절대값 연산 회로.
제1항에 있어서, 절대값 출력부(13A), (13B)는 데이타(A), (B)의 비트가 4, 8, 16… 비트로 확장될때, 전송게이트의 갯수를 데이타 비트의 수에 맞추어 감산기(11A), (11B)에 각기 병렬로 증설하고, 그 전송게이트의 제어단자를 공용하도록 구성한 것을 특징으로 하는 절대값 연산 회로.