SU419983A1 - Многоканальный резервированный триггер - Google Patents
Многоканальный резервированный триггерInfo
- Publication number
- SU419983A1 SU419983A1 SU1792977A SU1792977A SU419983A1 SU 419983 A1 SU419983 A1 SU 419983A1 SU 1792977 A SU1792977 A SU 1792977A SU 1792977 A SU1792977 A SU 1792977A SU 419983 A1 SU419983 A1 SU 419983A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- tle
- outputs
- elements
- multichannel
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
I
Изобретение относитс к области вычислительной техники.
Известен многоразр дный резервированный триггер, выполненный на типовых логических элементах (ТЛЭ) «И-НЕ/ИЛИ-НЕ, содержащий схему управлени и элементы пам ти.
Основным его недостатком вл етс парафазное управление и необходимость создани четырех каналов, вырабатывающих информационный сигнал, и четырех каналов, вырабатывающих сигнал стробировани , дл управлени триггером, что приводит к большим затратам оборудовани на резервирование.
С целью создани простой и быстродействующей схемы резервированного триггера, имеющего однофазное управление, единичные выходы жаждой пары соседних плеч многоканального резервированного триггера подключены ко входам элементов «И-НЕ/ИЛИ- НЕ, выходы которых св заны с выходами нулевых плеч каждого из оставшихс плеч триггера .
На чертеже приведена логическа схема предлагаемого многоканального резервированного триггера.
Типовые логические элементы (ТЛЭ) 1-6, объединенные по выходам, образуют нулевые выходы триггера (клеммы 7, 8 и 9 триггеров I, II, П1 каналов соответственно).
Выходы триггера (клеммы 7, 8 и 9) соединены со входами двухвходовых ТЛЭ 10, И и 12 соответственно, вторые входы которых объединены со входами двухвходовых ТЛЭ 13, 14 и 15 в точках 16, 17 и 18 соответственно . Выходы ТЛЭ 10 и 13 объединены со входом ТЛЭ 1 в точке 19; выходы ТЛЭ 11 и 14 объединены со входом ТЛЭ 3 в точке 20; выходы ТЛЭ 12 и 15 объединены со входом
ТЛЭ 5 в точке 21. fe
Входы двухвходовых ТЛЭ 2, 4 и 6 подключены соответственно к точкам 21, 20; 19, 21; 20, 19. Вторые входы двухвходовых ТЛЭ 13,
14 и 15 подключены соответственно к выходам ТЛЭ 22, 23 и 24. Выходы ТЛЭ 25 и 26 соединены с точкой 16, выходы ТЛЭ 27 п 28 - с точкой 17, выходы ТЛЭ 29 и 30 - с точкой 18. Элементы 25 и 26, 27 и 28, 29 и 30 образуют первые ступени управлени триггеров I, И, III каналов сответственно, на их входы попарно поданы пр мые информационные и управл ющие сигналы. Элементы 22, 23 и 24 образуют дизъюнкцию управл ющих сигналов по
каждому каналу (на их входы поданы инверсные управл ющие сигналы).
Триггер I канала состоит из элементов 25, 26, 22; 10, 13; 1, 2. Клеммы 31-36 и 7 вл ютс соответственно входными и выходными
клеммами триггера I канала.
3
Триггер II канала состоит из элементов 27,
28,23; И, 14; 3, 4. Клеммы 37-42 и 8 вл ютс соответственно входными и выходными клеммами триггера II канала.
Триггер III канала состоит из элементов
29,30, 24; 12, 15; 5, 6. Клеммы 43-48 и 9 вл ютс соответственно входными и выходными клеммами триггера III канала.
Резервированный триггер работает следующим образом.
В режиме хранени информации (при исправной схеме) сигналы в точках 16, 17 и 18 равны «единице, а на выходах ТЛЭ 22, 23, 24 - «нулю, так как управл ющие сигналы равны «нулю. При этом информаци , хранима на выходах триггера, инвертируетс элементами 10, 11 и 12 и «сдаетс на входы выходных ТЛЭ 1, 2; 3, 4; 5, 6, в результате чего достигаетс устойчивое состо ние устройства.
В режиме зашиси информации (при исправной схеме) на клеммы 35, 36; 41, 42; 47, 48 подаютс инверсные значени управл ющих сигналов, из которых три равиы «едипице (с соответствующего направлени записи), а на входы элементов 25, 26; 27, 28; 29, 30 - пр мые значени информационных и управл ющих сигналов (попарно).
При этом па нулевых выходах триггера (клеммы 7, 8, 9) устанавливаетс информаци («1, 1, 1 или «О, О, О), инверсна по отнощению к информации, лоданпой на вход с соответствующего направлени записи. После того, как все управл ющие сигналы станов тс равными «нулю, «нова информаци «запоминаетс , как было описано выше.
При по влении ошибки типа «короткое замыкание на входе одного из каналов
триггера исправление осуществл етс за счет типовых логических элементов 2, 4 или 6, в зависимости от местоположени ошибки.
Ошибка тила «обрыв на входе триггера преобразуетс в ошибку типа «короткое замыние , на его выходе, котора может быть исправлена аналогичным резервированным триггером, принимающим информацию с выхода рассматриваемого триггера.
Применение .предлагаемого триггера особенно эффективно при построении таких устройств, как сдвиговые регистры, распределители импульсов, счетчики, безадресные запоминающие устройства и т. п.
Предлагаема схема триггера требует меньших затрат оборудовани на резервирование по сравнению с известными схемами; кроме того, исправление ошибок осуществл етс без дополнительных затрат времени.
Предмет изобретени
Многоканальный резервированный триггер, каждый канал которого состоит из двухступенчатой схемы управлени и элемента пам ти , выполненный на элементах «И-НЕ/ /ПЛИ-НЕ, отличающийс тем, что, с целью однофазного управлени триггером, упрощени и увеличени быстродействи , единичные выходы каждой пары соседних плеч многоканального резервированного триггера подключены ко входам элементов «И - НЕ/ /ИЛИ-НЕ, выходы которых св заны с выходами нулевых плеч каждого из оставшихс плеч многоканального резервированного триггера .
J/.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1792977A SU419983A1 (ru) | 1972-05-29 | 1972-05-29 | Многоканальный резервированный триггер |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1792977A SU419983A1 (ru) | 1972-05-29 | 1972-05-29 | Многоканальный резервированный триггер |
Publications (1)
Publication Number | Publication Date |
---|---|
SU419983A1 true SU419983A1 (ru) | 1974-03-15 |
Family
ID=20516747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1792977A SU419983A1 (ru) | 1972-05-29 | 1972-05-29 | Многоканальный резервированный триггер |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU419983A1 (ru) |
-
1972
- 1972-05-29 SU SU1792977A patent/SU419983A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU419983A1 (ru) | Многоканальный резервированный триггер | |
GB981296A (en) | Improvements in or relating to digital registers | |
JPS5769585A (en) | Non-volatile semiconductor memory | |
DE3675050D1 (de) | Signalauswaehlkreis. | |
GB1312502A (en) | Logic circuits | |
GB1282668A (en) | A pulse regenerating circuit | |
SU394922A1 (ru) | N-стабильный асинхронный триггер | |
SU472460A1 (ru) | Феррит-диодный двоичный счетчик | |
US3310749A (en) | Reversing counter having add-anb-sub- tract inputs employing time-control means to effect anti-coincidence upon simultaneous occurrence of inputs | |
SU871341A2 (ru) | Счетное устройство | |
SU517162A1 (ru) | Элемент пам ти с трем устойчивыми состо ни ми | |
SU438125A1 (ru) | Троичный асинхронный счетчик | |
US2930902A (en) | Primed gate using binary cores | |
SU438005A1 (ru) | Устройство дл определени экстремума | |
SU379054A1 (ru) | КОМЛгУТИРУЮЩЕЕ УСТРОЙСТВОtJViU»I _^7»».^«^-- | |
SU473181A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1064468A1 (ru) | Трехзначный элемент коньюнкции | |
SU427331A1 (ru) | Цифровой интегратор с контролем | |
SU444180A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU559415A2 (ru) | Устройство дл защиты от импульсных помех | |
SU1251657A1 (ru) | Вычислитель высотно-скоростных параметров летательного аппарата | |
SU1497743A1 (ru) | Пересчетное устройство в @ -кодах Фибоначчи | |
SU392485A1 (ru) | Струйный сдвигающий регистр | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
SU456288A1 (ru) | Устройство дл подсчета |