SU497583A1 - Устройство дл сравнени чисел - Google Patents

Description

нич ое значение, если число иа первых информационных входах узла превышает число на вторых информационных входах или равно ему (), а второй равен единице, если первое из указанных чисел больше второго (). Первый выход блока 3 подключен к управл ющему входу схемы 2 коммутатора. При единичном значении сипнала на этом входе на выходы схемы 2 передаетс  число с первых информационных входов узла (Л2), при нулевом - со вторых (Bz). Первый выход блока 3 св зан также с первым входом элемента «И 4, на второй вход которого через инвертор 6 подаетс  сигнал с управл ющего входа узла. Выход элемента 4  вл етс  выходом устройства; единичное значение сигнала на этом выходе (аг) свидетельствует о том, что ЧИсло (Лг), поступающее на первые информационные входы узла, максимальное из всех чисел AI-Am. Второй выход блока 3 сравнени  -подключен к первому входу элемента «ИЛИ 5, второй вход которого св зан с управл ющим -входом узла. Выходы схемы 2 коммутатора f-ro логического узла подсоединены к вторым информационным входам (/-|-1)-го узла, а выход элемента «ИЛИ 5 t-ro узла - К управл ющему входу (f-1)-го узла. На вторые информационные входы первого узла подано число нуль ,(Si 0), а на управл ющий вход т-го узла сигнал «О

(&„,+ 0).

Устройство работает следующим образом.

Сравниваемые числа AI-Am поступают на соответствующие входы логических узлов. При (рассматриваютс  только положительные числа) на информационные выходы первого узла передано число Ль Если сигнал на управл ющем входе этого узла имеет нулевое значение, то по вл етс  единичный сигнал иа выходе элемента «И 4 (выход С устройства ). Пусть AZ, АЗ,... Ah-. Тогда величина, равна  Ль будет зафиксирована на информационных выходах всех последовательных узлов второго, третьего ,.. ., (и- - 1)-го вплоть до fe-го, дл  которого Дл  тех логических узлов, дл  которых поступающие на их информационные входы числа равны, а сигнал на управл ющем входе имеет нулевое значение, формирует-с  единичный сигнал на выходах элементов «И 4. На выходе элемента «ИЛИ 5 fe-ro узла формируетс  единичный сигнал, который через элементы «ИЛИ 5 и инверторы 6 всех предыдущих узлов (-1)-го,..., третьего, второго, первого поступает на вход элементов «И 4 этих узлов, вследствие чего на всех выходах 1-Cft-i будет сформирован нулевой сигнал. Теперь единичный сигнал возбуждаетс  на

выходе Oft устройства (если на управл ющем входе fe-ro узла нулевой сигнал). Аналогичным образом осуществл етс  распространение величины А через fe-й, (-}-1)-й,.. ., (I-1)-й

узлы (Лй+ь Лй+2, . . ., ) вплоть ДО /-ГО

узла () -и т. д. В результате единичный сигнал будет сформирован на том выходе устройства (uj), который соответствует максимальному числу. Если имеетс  несколько равных максимальных чисел, единичный сигнал будет сформирован на нескольких выходах устройства. Быстродействие устройства определ етс  временем распространени  числовой информации по цепи схем 2 коммутатора и блоков 3 сравнени  логических узлов (пр ма  волна информации) и временем передачи сигнала по цепи элементов «ИЛИ 5 . (обратна  волна).

В том случае, когда устройство дл  сравнени  чисел предназначено дл  определени  минимального числа, признак на первом выходе блока 3 сравне1ни  должен принимать единичное значение, если число на первых информационных входах узла меньще числа на вторых информационных входах или ра-вно ему, а признак на втором выходе равен единице , если первое из указанных чисел меньще второго. При этом на вторые информационные входы первого логического узла должно быть пода-но число, величина которого не менее максимально возможного значени  сравниваемых чисел А -ЛтПредмет изобретени 

Устройство дл  сравнени  чисел, выполненное на однотипных логических узлах, причем каждый логический узел содержит блок сравнени  двух чисел, входы которого соединены с первыми и вторыми информационными входами того же логического узла, элемент «ИЛИ, элемент «И и инвертор, отличающеес  тем, что, с целью повышени  быстродействи , каждый логический узел содержит схему коммутатора , входы которого соединены с первыми и вторыми информационными входами того же логического узла, первый выход блока сравнени  соединен с входами схемы коммутатора и элем-бнта «И, второй выход блока сравнени  соединен с входом элемента «ИЛИ, выход инвертора соединен с входом элемента «И, выходы схемы коммутатора i-ro логического узла соединены с вторыми информационными входами (i+l)-ro логического узла, выход элемента «ИЛИ i-ro узла соединен с входами инвертора и элемента «ИЛИ (i-1)-го логического узла, выходы элементов «И всех логических узлов подключены к выходным шинам устройства.