JPH0250491B2 - - Google Patents
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- JPH0250491B2 JPH0250491B2 JP59252089A JP25208984A JPH0250491B2 JP H0250491 B2 JPH0250491 B2 JP H0250491B2 JP 59252089 A JP59252089 A JP 59252089A JP 25208984 A JP25208984 A JP 25208984A JP H0250491 B2 JPH0250491 B2 JP H0250491B2
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- difference
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- 101150046174 NIP2-1 gene Proteins 0.000 claims description 9
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 claims description 8
- 230000010354 integration Effects 0.000 claims 1
- 238000013139 quantization Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 208000037516 chromosome inversion disease Diseases 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/124—Quantisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Gyroscopes (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Measurement Of Current Or Voltage (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、３つの２進計数値の間の最大の差を
迅速に求め、最大の差の値を複数個の計数領域の
１つに対応づけるようにし、該計数領域に相応す
る制御信号を発生する回路装置であつて、例えば
切換可能な量子化器と量子化制御装置とを有する
予測符号化方式DPCM−符号化装置の場合は該
量子化制御装置へその都度、最後に計算された、
画点信号値を表わす計数値が導びかれ、かつ該画
点信号に隣接する画点信号値がレジスタを介して
導びかれ、この場合合隣接する画点信号値の最大
のおよび最小の計数値を求めるため比較装置およ
び極値制御装置が設けられており、されに前記回
路装置には差を形成する減算装置が設けられてい
る、３つの２進計数値の間の最大の差を迅速に求
める回路装置に関する。
迅速に求め、最大の差の値を複数個の計数領域の
１つに対応づけるようにし、該計数領域に相応す
る制御信号を発生する回路装置であつて、例えば
切換可能な量子化器と量子化制御装置とを有する
予測符号化方式DPCM−符号化装置の場合は該
量子化制御装置へその都度、最後に計算された、
画点信号値を表わす計数値が導びかれ、かつ該画
点信号に隣接する画点信号値がレジスタを介して
導びかれ、この場合合隣接する画点信号値の最大
のおよび最小の計数値を求めるため比較装置およ
び極値制御装置が設けられており、されに前記回
路装置には差を形成する減算装置が設けられてい
る、３つの２進計数値の間の最大の差を迅速に求
める回路装置に関する。
データ処理の場合たとえばテレビジヨン信号の
符号化の場合、複数個の計数値の間で最大の差を
求める必要が多く生ずる。このことは例えばテレ
ビジヨン信号の予測化符号方式DPCM−符号化
の場合にあてはまる。この場合、符号化されるべ
き画点とこの画点に隣接する画点とのコントラス
トに依存して、量子化器が制御される。コントラ
ストは、制御されれDPCM−符号化の場合、大
てい“アクテイビテイ”と称される。コントラス
トがわずかしかない場合は、符号化は小さい量子
化ステツプにおいて行なわれる。コントラストが
大きい場合は、それより大きい量子化ステツプが
用いられる。これにより画質の改善がはかられ
る。
符号化の場合、複数個の計数値の間で最大の差を
求める必要が多く生ずる。このことは例えばテレ
ビジヨン信号の予測化符号方式DPCM−符号化
の場合にあてはまる。この場合、符号化されるべ
き画点とこの画点に隣接する画点とのコントラス
トに依存して、量子化器が制御される。コントラ
ストは、制御されれDPCM−符号化の場合、大
てい“アクテイビテイ”と称される。コントラス
トがわずかしかない場合は、符号化は小さい量子
化ステツプにおいて行なわれる。コントラストが
大きい場合は、それより大きい量子化ステツプが
用いられる。これにより画質の改善がはかられ
る。
符号化されるべき画点の直前の画点信号の処理
が、その都度時間的に問題となる。他のすべての
画点信号が符号化器へ、ないし受信側では復号化
器へ一層長い時間加えられる。これにより予備処
理を行なうことができる。その結果、最後の画点
信号値Ａに関与する計算演算だけがさらに行なわ
れるようにする。
が、その都度時間的に問題となる。他のすべての
画点信号が符号化器へ、ないし受信側では復号化
器へ一層長い時間加えられる。これにより予備処
理を行なうことができる。その結果、最後の画点
信号値Ａに関与する計算演算だけがさらに行なわ
れるようにする。
画点信号値の２つの極値Ｅ，Ｆと最後の画点信
号Ａとの間の差が形成される。この差の符号から
最大の差が求められ、マルチプレクサを介して通
過接続される。最大の差を求めるための差選択回
路にわずかな数のゲート回路しか有しないにもか
かわらずこのゲート回路の走行時間が、従来の回
路技術の場合は処理速度を一層速くしようとする
場合の障害となる。
号Ａとの間の差が形成される。この差の符号から
最大の差が求められ、マルチプレクサを介して通
過接続される。最大の差を求めるための差選択回
路にわずかな数のゲート回路しか有しないにもか
かわらずこのゲート回路の走行時間が、従来の回
路技術の場合は処理速度を一層速くしようとする
場合の障害となる。
最大の差が求められると、この差は限界値論理
回路へ導びかれる。限界値論理回路は所層の計数
領域に相応する制御信号を送出する。これにより
さらに付加的な走行時間が生ずる。
回路へ導びかれる。限界値論理回路は所層の計数
領域に相応する制御信号を送出する。これにより
さらに付加的な走行時間が生ずる。
本発明の課題は、３つの２進計数値の間の最大
の差を迅速に求め、計数領域へは対応づけに相応
するように制御信号を符号化する装置を提供する
ことである。
の差を迅速に求め、計数領域へは対応づけに相応
するように制御信号を符号化する装置を提供する
ことである。
この課題は次のようにして解決される。即ち計
数領域への差の値の対応づけのために、極性ビツ
トの後に来る必要とされる最上位の値ビツトだけ
が２段の論理回路の入力側へ導びかれるように
し、制御信号の各制御ビツトに対して部分論理回
路を設け、該部分論理回路の、NOR／ORゲート
およびAND／NANDゲートから形成される第１
論理段が、正および負の差に対する別個の符号化
を並列に行なうようにし、論理回路の第１論理段
のすべてのゲートに、最大の差の値に相応する制
御信号の選択に対して、極性ビツトを導びくよう
にし、部分論理回路の第１論理段のすべてのゲー
トの出力側をそれぞれ、OR回路の各入力側と接
続し、該OR回路の出力側においてそれぞれ制御
ビツトを送出するようにしたものである。
数領域への差の値の対応づけのために、極性ビツ
トの後に来る必要とされる最上位の値ビツトだけ
が２段の論理回路の入力側へ導びかれるように
し、制御信号の各制御ビツトに対して部分論理回
路を設け、該部分論理回路の、NOR／ORゲート
およびAND／NANDゲートから形成される第１
論理段が、正および負の差に対する別個の符号化
を並列に行なうようにし、論理回路の第１論理段
のすべてのゲートに、最大の差の値に相応する制
御信号の選択に対して、極性ビツトを導びくよう
にし、部分論理回路の第１論理段のすべてのゲー
トの出力側をそれぞれ、OR回路の各入力側と接
続し、該OR回路の出力側においてそれぞれ制御
ビツトを送出するようにしたものである。
この回路装置により、著しく短かい走行時間が
得られる。２進計数値の差は２段の論理回路LSI
へ導びかれる。第１論理段において既に制御信号
の制御ビツトの符号化が行なわれる。同時に、同
じく第１論理段のゲートへ導びかれる極性ビツト
により、最大の差の値ビツトの選択および制御ビ
ツトの選択が行なわれる。そのため走行時間が最
小になる。極性ビツトも第１論理段の複数個のゲ
ート回路へ、３つの差から最大の差のビツト組み
合わせを選択するために、導びく必要がある。
得られる。２進計数値の差は２段の論理回路LSI
へ導びかれる。第１論理段において既に制御信号
の制御ビツトの符号化が行なわれる。同時に、同
じく第１論理段のゲートへ導びかれる極性ビツト
により、最大の差の値ビツトの選択および制御ビ
ツトの選択が行なわれる。そのため走行時間が最
小になる。極性ビツトも第１論理段の複数個のゲ
ート回路へ、３つの差から最大の差のビツト組み
合わせを選択するために、導びく必要がある。
前述の回路装置は、集積回路技術で有利に形成
することができる。
することができる。
各々の差から、極性ビツトおよびその後に来る
最上位の２つのビツトだけが、有利に２段論理回
路へ導びかれる。
最上位の２つのビツトだけが、有利に２段論理回
路へ導びかれる。
計算の場合大抵は、３つの最大値ビツトの考察
だけで十分である。これにより回路費用が著しく
低減される。３つの最上位のビツトのため、分割
は、最大でも８つの計数領域の２倍である。
だけで十分である。これにより回路費用が著しく
低減される。３つの最上位のビツトのため、分割
は、最大でも８つの計数領域の２倍である。
多くの場合次の構成は好適である、即ち差の貯
蔵計数値が複数個の計数領域に分割されており、
該計数領域の境界が、２つの整数乗によりまたは
該２の整数乗の整数倍により形成されるように
し、この場合該２の整数乗が前記計数領域を定め
るために用いられる最下位のビツトの桁の値に相
応するようにしたのである。さらに４つの計数領
域を設け、該計数領域は、値の小さい方の２つの
使用ビツトにより定められるようにし、大きい方
の差が、これらの計数領域のうちの最大の計数領
域へ対応づけられるようにすると、好適である。
蔵計数値が複数個の計数領域に分割されており、
該計数領域の境界が、２つの整数乗によりまたは
該２の整数乗の整数倍により形成されるように
し、この場合該２の整数乗が前記計数領域を定め
るために用いられる最下位のビツトの桁の値に相
応するようにしたのである。さらに４つの計数領
域を設け、該計数領域は、値の小さい方の２つの
使用ビツトにより定められるようにし、大きい方
の差が、これらの計数領域のうちの最大の計数領
域へ対応づけられるようにすると、好適である。
多くの場合、最上位の値ビツトは、オーバーフ
ロービツトとしてのみ用いられる。計数値の主部
は、次の低い位のビツトにより与えられる領域に
おいて動く。それ故このビツトを、領域分割のた
めに用いると好適である。
ロービツトとしてのみ用いられる。計数値の主部
は、次の低い位のビツトにより与えられる領域に
おいて動く。それ故このビツトを、領域分割のた
めに用いると好適である。
２つの部分論理回路が、各３つのNORゲート
と各３つのANDゲートを有するようにし、該ゲ
ートの出力側をそれぞれ別のNORゲートの入力
側と接続し、第１部分論理回路のNORゲートお
よびANDゲートへそれぞれ、３つの差の最高位
の値ビツトが導びかれるようにし、第２部分論理
回路のNORゲートおよびANDゲートへそれぞ
れ、最高位の値ビツトおよび使用される最下位の
値ビツトが導びかれるようにし、差の極性ビツト
が、最大の差に相応する制御信号を通過接続させ
るために、第１論理段のすべてのゲートの別の入
力側へ導びかれるように、有利に構成されてい
る。
と各３つのANDゲートを有するようにし、該ゲ
ートの出力側をそれぞれ別のNORゲートの入力
側と接続し、第１部分論理回路のNORゲートお
よびANDゲートへそれぞれ、３つの差の最高位
の値ビツトが導びかれるようにし、第２部分論理
回路のNORゲートおよびANDゲートへそれぞ
れ、最高位の値ビツトおよび使用される最下位の
値ビツトが導びかれるようにし、差の極性ビツト
が、最大の差に相応する制御信号を通過接続させ
るために、第１論理段のすべてのゲートの別の入
力側へ導びかれるように、有利に構成されてい
る。
本発明の回路装置は、走行時間が著しく小さ
く、かつ低いコストで実施される。もちろん
NORゲートおよびANDゲートを、ORゲートお
よびNANDゲートで置きかえることもできる。
その入力側が第１論理段のゲートの出力側と接続
されている別のOR回路は、AND回路と置き換え
ることができる。
く、かつ低いコストで実施される。もちろん
NORゲートおよびANDゲートを、ORゲートお
よびNANDゲートで置きかえることもできる。
その入力側が第１論理段のゲートの出力側と接続
されている別のOR回路は、AND回路と置き換え
ることができる。
次に本発明の実施例につき図面を用いて説明す
る。
る。
本発明の回路装置の原理図（第１図）は、減算
装置SUBおよび論理回路LSIを有する。減算装置
は３つの加算器４０，４１および４２を有する。
第１加算器４０の第２入力側２および第２加算器
４１の第２入力側２に、減算装置の入力側g2を介
して、実際の計数値Ａが導びかれる。この計数値
は処理のための最後の計数値として供給される。
減算装置の第２入力側４０1を介して、第１加算
器４０の第１入力側１および第３加算器４２の第
２入力側２に、第２反転計数値−Ｅが導びかれ
る。減算装置の第３入力側４１1を介して、第３
反転計数値−Ｆが、第２加算器４１の第１入力側
に導びかれる。値は同じだが反転されない計数値
Ｆが、減算装置の第４入力側４２1を介して、第
３加算器４２の第１入力側１に導びかれる。複数
個の加算器の出力側は論理回路LSIと接続されて
いる。反転計数値の代りに２の補数も、正確な差
の計算のための用いることができる。
装置SUBおよび論理回路LSIを有する。減算装置
は３つの加算器４０，４１および４２を有する。
第１加算器４０の第２入力側２および第２加算器
４１の第２入力側２に、減算装置の入力側g2を介
して、実際の計数値Ａが導びかれる。この計数値
は処理のための最後の計数値として供給される。
減算装置の第２入力側４０1を介して、第１加算
器４０の第１入力側１および第３加算器４２の第
２入力側２に、第２反転計数値−Ｅが導びかれ
る。減算装置の第３入力側４１1を介して、第３
反転計数値−Ｆが、第２加算器４１の第１入力側
に導びかれる。値は同じだが反転されない計数値
Ｆが、減算装置の第４入力側４２1を介して、第
３加算器４２の第１入力側１に導びかれる。複数
個の加算器の出力側は論理回路LSIと接続されて
いる。反転計数値の代りに２の補数も、正確な差
の計算のための用いることができる。
減算装置SUBにおいて、３つの計数値Ａ，Ｅ，
Ｆの間で、３つの差Z1＝Ａ−Ｅ，Z2＝Ａ−Ｆ，
およびZ3＝Ｆ−Ｅが形成される。論理回路にお
いて、２つのビツトを有する制御信号が符号化さ
れる。この制御信号はそれぞれの差の値に依存す
る。２つのビツトを有する、最大の差の制御信号
MSB−LSBは、論理回路により通過接続される。
制御信号の２つのビツトは、MSBおよびLSBの
記号で示されている。
Ｆの間で、３つの差Z1＝Ａ−Ｅ，Z2＝Ａ−Ｆ，
およびZ3＝Ｆ−Ｅが形成される。論理回路にお
いて、２つのビツトを有する制御信号が符号化さ
れる。この制御信号はそれぞれの差の値に依存す
る。２つのビツトを有する、最大の差の制御信号
MSB−LSBは、論理回路により通過接続される。
制御信号の２つのビツトは、MSBおよびLSBの
記号で示されている。
前述のように最大の差は、差の極性の評価によ
り求められる。相応の極性表が、第２図に示され
ている。図示されている８通りの極性組み合わせ
のうち、６通りだけが実際に可能である。これら
の極性組み合わせから、最大の値の差MDが求め
られる。付加的にされに極性Ｖ（MD）が最大の
差MDに与えられる。
り求められる。相応の極性表が、第２図に示され
ている。図示されている８通りの極性組み合わせ
のうち、６通りだけが実際に可能である。これら
の極性組み合わせから、最大の値の差MDが求め
られる。付加的にされに極性Ｖ（MD）が最大の
差MDに与えられる。
第２図の極性表により、差の極性Ｖを用いて最
大の差がどのようにして求められるかを説明す
る。正の極性は２進法で一般的に論理０で表わさ
れ、負に極性は論理１で表わされる。差が０の場
合は極性は正である。評価を、この表の最後の２
つの列を用いて説明する。
大の差がどのようにして求められるかを説明す
る。正の極性は２進法で一般的に論理０で表わさ
れ、負に極性は論理１で表わされる。差が０の場
合は極性は正である。評価を、この表の最後の２
つの列を用いて説明する。
最後から２列目の極性から次のことが示され
る。
る。
Ａ＜Ｅ，Ａ＜Ｆ，ＡＥ
したがつて最大の差の値MD：Ａ−Ｆである。
最後の列から、Ｅ＞Ａ，Ｆ＞Ａ，Ｅ＞Ｆが示さ
れる。
れる。
それ故最大の差の値MD：Ａ−Ｅである。
もちろん前記以外の差も、即ちＡ−Ｅ，Ａ−Ｆ
およびＦ−Ｅの代りに、例えばＥ−Ａ，Ａ−Ｆお
よびＥ−Ｆも形成することができる。
およびＦ−Ｅの代りに、例えばＥ−Ａ，Ａ−Ｆお
よびＥ−Ｆも形成することができる。
第３図に示されている論理回路LSIは第１部分
論理回路LSI１および第２部分論理回路LSI２を
有する。第１部分論理回路LSI１の第１論理段
は、NORゲートＮ１１，Ｎ１２およびＮ１３な
らびにANDゲートＵ１１，Ｕ１２およびＵ１３
を有する。これらのゲートの出力側は反転OR回
路Ｏ１１の入力側と接続されている。３つの差Ｚ
１，Ｚ２およびＺ３の３つの最上位の値ビツト
は、K8，K7およびK6で示されている。差Ｚ１，
Ｚ２，Ｚ３への対応づけは、右肩に付した数によ
り区別されている。
論理回路LSI１および第２部分論理回路LSI２を
有する。第１部分論理回路LSI１の第１論理段
は、NORゲートＮ１１，Ｎ１２およびＮ１３な
らびにANDゲートＵ１１，Ｕ１２およびＵ１３
を有する。これらのゲートの出力側は反転OR回
路Ｏ１１の入力側と接続されている。３つの差Ｚ
１，Ｚ２およびＺ３の３つの最上位の値ビツト
は、K8，K7およびK6で示されている。差Ｚ１，
Ｚ２，Ｚ３への対応づけは、右肩に付した数によ
り区別されている。
第１の差Ｚ１の最上位の２つの値ビツトK8 1お
よびK7 1は、第1NORゲートＮ１１の２つの入力
側と、およびANDゲートＵ１３の２つの入力側
と接続されている。同様に第２の差Ｚ２の値ビツ
トK8 2およびK7 2はゲートＮ１２およびＵ１２の
入力側と接続され、第３の差Ｚ３の相応の値ビツ
トはゲートＮ１３およびＵ１１の入力側と接続さ
れている。第１の極性ビツトＶ１は直接各ゲート
の別の入力側へ導びかれている。第２の極性ビツ
トはゲートＮ１３およびＵ１１の別のゲート入力
側へ、第１反転段IN１１を介して反転されてか
ら、導びかれている。また第２の極性ビツトは、
第１部分論理回路のその他のゲートへ直接導びか
れている。第３極性ビツトＶ３は、第２反転段
IN１２を介して反転されてからゲートＮ１２お
よびＵ１２へ導びかれ、その他のゲートへは直接
導びかれる。第２図の表から明らかなように、第
３極性ビツトもゲートＮ１３およびＵ１１へ導び
く必要はない。そのためこれらの接続線は破線で
示す。
よびK7 1は、第1NORゲートＮ１１の２つの入力
側と、およびANDゲートＵ１３の２つの入力側
と接続されている。同様に第２の差Ｚ２の値ビツ
トK8 2およびK7 2はゲートＮ１２およびＵ１２の
入力側と接続され、第３の差Ｚ３の相応の値ビツ
トはゲートＮ１３およびＵ１１の入力側と接続さ
れている。第１の極性ビツトＶ１は直接各ゲート
の別の入力側へ導びかれている。第２の極性ビツ
トはゲートＮ１３およびＵ１１の別のゲート入力
側へ、第１反転段IN１１を介して反転されてか
ら、導びかれている。また第２の極性ビツトは、
第１部分論理回路のその他のゲートへ直接導びか
れている。第３極性ビツトＶ３は、第２反転段
IN１２を介して反転されてからゲートＮ１２お
よびＵ１２へ導びかれ、その他のゲートへは直接
導びかれる。第２図の表から明らかなように、第
３極性ビツトもゲートＮ１３およびＵ１１へ導び
く必要はない。そのためこれらの接続線は破線で
示す。
第２部分論理回路LSI２は、ほとんど第１部分
論理回路LSI１と同様の構成である。しかし２番
目の最上位の値ビツトK7ではなく、ゲート回路
Ｎ１４，Ｎ１５およびＮ１６ならびにＵ１４，Ｕ
１５およびＵ１６へは、３番目の最上位の値ビツ
トK6 1，K6 2およびK6 3が導びかれる。
論理回路LSI１と同様の構成である。しかし２番
目の最上位の値ビツトK7ではなく、ゲート回路
Ｎ１４，Ｎ１５およびＮ１６ならびにＵ１４，Ｕ
１５およびＵ１６へは、３番目の最上位の値ビツ
トK6 1，K6 2およびK6 3が導びかれる。
論理回路を一層わかりやすくするために第４図
の極性表が示される。正の極性と負の極性に対し
て、計数値K8〜K6の別個の組合せが示されてい
る。これらは簡単にａ，ｂおよびｃで示される。
第５〜第６ビツトすなわち極性ビツトの後に来る
最上位ビツトを対象としさらに限界値を32，64お
よび96で定めることを前提とする。この前提の下
に、相応の計数領域への対応づけは、限界値論理
回路としてかつ符号化回路として動作する論理回
路LSIにより行なうことができる。このことは最
大の差値MDの正の極性“＋Ｖ”に対しては
NOR−結合（OR−結合）により行なわれ、負の
極性“−Ｖ”に対してはAND（またはNAND）−
結合により行なわれる。例えば評価されるすべて
のビツトは、差が＜32の場合は、“０”である。
第１限界値32を越えると、考察される差の最下位
の値ビツトK6は“１”となるが、しかしそれよ
りも上位の両値ビツトは尚“０”のままである。
最大の差の負の極性−Ｖの場合、表において、論
理値０と論理値１が入れかわつている。それに相
応するように、制御が、AND−結合または
NAND−結合により行なわれる。
の極性表が示される。正の極性と負の極性に対し
て、計数値K8〜K6の別個の組合せが示されてい
る。これらは簡単にａ，ｂおよびｃで示される。
第５〜第６ビツトすなわち極性ビツトの後に来る
最上位ビツトを対象としさらに限界値を32，64お
よび96で定めることを前提とする。この前提の下
に、相応の計数領域への対応づけは、限界値論理
回路としてかつ符号化回路として動作する論理回
路LSIにより行なうことができる。このことは最
大の差値MDの正の極性“＋Ｖ”に対しては
NOR−結合（OR−結合）により行なわれ、負の
極性“−Ｖ”に対してはAND（またはNAND）−
結合により行なわれる。例えば評価されるすべて
のビツトは、差が＜32の場合は、“０”である。
第１限界値32を越えると、考察される差の最下位
の値ビツトK6は“１”となるが、しかしそれよ
りも上位の両値ビツトは尚“０”のままである。
最大の差の負の極性−Ｖの場合、表において、論
理値０と論理値１が入れかわつている。それに相
応するように、制御が、AND−結合または
NAND−結合により行なわれる。
場合により必要とされるすべての制御ビツトの
符号化は、すべての差の値に対して、同時に行な
われる。第２図の表の説明において既に示された
ように、最大の差の値の選択は極性ビツトにより
行なわれる。しかし最大の差の値ビツトの代り
に、その都度の制御ビツトMSBおよびLSBによ
り、通過接続される。
符号化は、すべての差の値に対して、同時に行な
われる。第２図の表の説明において既に示された
ように、最大の差の値の選択は極性ビツトにより
行なわれる。しかし最大の差の値ビツトの代り
に、その都度の制御ビツトMSBおよびLSBによ
り、通過接続される。
第３図に示されている論理回路において、３つ
の正の極性の場合すなわちＶ１，Ｖ２およびＶ３
がそれぞれ論理値０に相応する場合、NOR−ゲ
ートＮ１１およびＮ１３が作動されて論理値１を
送出することができる。他方第１論理段のその他
のすべてのゲートの出力側は論理値０を送出す
る。そのためOR回路Ｏ１１およびＯ１２の出力
側に生ずる制御ビツトMSRおよびLSBは、第１
の差Ｚ１だけによつて定められる。極性ビツトの
組み合わせに応じて、各部分論理回路において第
１論理段の唯１つのゲートが作動される。すべて
の差が負である時すなわちすべての極性ビツトが
論理値１にある時は、ANDゲートＵ１３および
Ｕ１６が通過接続される。
の正の極性の場合すなわちＶ１，Ｖ２およびＶ３
がそれぞれ論理値０に相応する場合、NOR−ゲ
ートＮ１１およびＮ１３が作動されて論理値１を
送出することができる。他方第１論理段のその他
のすべてのゲートの出力側は論理値０を送出す
る。そのためOR回路Ｏ１１およびＯ１２の出力
側に生ずる制御ビツトMSRおよびLSBは、第１
の差Ｚ１だけによつて定められる。極性ビツトの
組み合わせに応じて、各部分論理回路において第
１論理段の唯１つのゲートが作動される。すべて
の差が負である時すなわちすべての極性ビツトが
論理値１にある時は、ANDゲートＵ１３および
Ｕ１６が通過接続される。
前述の計数領域分割とは異なるように、さらに
別の構成の分割もある。しかし常に配慮すべきこ
とは、２段の論理回路を設けるようにすることで
ある。この目的のために必要とされることは、第
３図に示されている回路装置を拡大することであ
る。例えばNORゲートＮ１１を２つの並列接続
したゲートにより、OR作用を行なわせるため
に、置きかえられる。この場合このゲートの出力
側は、同じく拡大されるOR回路Ｏ１１の入力側
と接続される。この場合２つの新しいNORゲー
トの一方に、２つの最上位の値ビツトK8 1および
K7 1の前述の組み合わせが導びかれる。これに対
して、第２の新しいNORゲートは、値ビツトK8 1
およびK6 1の組み合わせを導びく。同様に第１論
理段におけるゲートも、５つより大きい入力側を
有することができる。
別の構成の分割もある。しかし常に配慮すべきこ
とは、２段の論理回路を設けるようにすることで
ある。この目的のために必要とされることは、第
３図に示されている回路装置を拡大することであ
る。例えばNORゲートＮ１１を２つの並列接続
したゲートにより、OR作用を行なわせるため
に、置きかえられる。この場合このゲートの出力
側は、同じく拡大されるOR回路Ｏ１１の入力側
と接続される。この場合２つの新しいNORゲー
トの一方に、２つの最上位の値ビツトK8 1および
K7 1の前述の組み合わせが導びかれる。これに対
して、第２の新しいNORゲートは、値ビツトK8 1
およびK6 1の組み合わせを導びく。同様に第１論
理段におけるゲートも、５つより大きい入力側を
有することができる。
最後にさらに減算装置SUBについて考察する。
使用される加算器の代りにもちろん減算回路を使
用することもできる。ただし走行時間がこのこと
を許容する場合である。加算器の使用の場合、減
算されるべき数の２の補数が加算される時は、減
算は正確に実施される。しかし大抵の場合は、減
算されるべき数のすべてのビツトを反転され続い
て加算するだけで十分である。このことは、最終
結果において最大の差の負の極性の場合に、最後
に評価される２進の桁における誤差を意味する。
複数個の領域における最大の差の計数値の分割の
場合、この誤差は一般的に何の影響も及ぼさな
い。この誤差はもちろん複雑な構成の論理回路に
よつても除去することができる。制御ビツトをさ
らに処理する場合、極性ビツトの使用の下に、正
確な領域分割を達成することもできる。
使用される加算器の代りにもちろん減算回路を使
用することもできる。ただし走行時間がこのこと
を許容する場合である。加算器の使用の場合、減
算されるべき数の２の補数が加算される時は、減
算は正確に実施される。しかし大抵の場合は、減
算されるべき数のすべてのビツトを反転され続い
て加算するだけで十分である。このことは、最終
結果において最大の差の負の極性の場合に、最後
に評価される２進の桁における誤差を意味する。
複数個の領域における最大の差の計数値の分割の
場合、この誤差は一般的に何の影響も及ぼさな
い。この誤差はもちろん複雑な構成の論理回路に
よつても除去することができる。制御ビツトをさ
らに処理する場合、極性ビツトの使用の下に、正
確な領域分割を達成することもできる。
第１図は本発明による回路装置の原理図、第２
図は極性表、第３図は論理回路の実施例、第４図
は論理回路の極性表である。 SUB…減算装置、LSI…論理回路、４０，４
１，４２…加算器、MD…最大の差、Ｚ１，Ｚ
２，Ｚ３…差、MSB，LSB…制御信号、LSI１，
LSI２…部分論理回路、Ｖ１，Ｖ２，Ｖ３…極性
ビツト。
図は極性表、第３図は論理回路の実施例、第４図
は論理回路の極性表である。 SUB…減算装置、LSI…論理回路、４０，４
１，４２…加算器、MD…最大の差、Ｚ１，Ｚ
２，Ｚ３…差、MSB，LSB…制御信号、LSI１，
LSI２…部分論理回路、Ｖ１，Ｖ２，Ｖ３…極性
ビツト。
Claims (1)
- 【特許請求の範囲】 １ ３つの２進計数値Ａ，Ｅ，Ｆの間の最大の差
MDを迅速に求め、最大の差の値１Ｍ１を複数個
の計数領域の１つに対応づけて、該計数領域に相
応する制御信号MSB−LSBを発生する回路装置
において、 計数領域への差Ｚ１，Ｚ２，Ｚ３の値の対応づ
けのために、極性ビツトの後に来る必要とされる
最上位の値ビツトだけが２段の論理回路LSIへ導
びかれるようにし、制御信号MSB−LSBの各制
御ビツトMSB，LSBを求めるために部分論理回
路LSI１，LSI２を設け、該部分論理回路の、
NOR／ORゲートＮ１１，Ｎ１２，Ｎ１３および
AND／NANDゲートＵ１１，Ｕ１２，Ｕ１３か
ら形成される第１論理段が、正および負の差Ｚ
１，Ｚ２，Ｚ３に対する別個の符号化を並列に行
なうようにし、前記論理回路LSIの第１論理段の
すべてのゲートに、最大の値の差MDに相応する
制御信号MSB−LSBの選択のために、極性ビツ
トＶ１，Ｖ２，Ｖ３が導びかれるようにし、前記
部分論理回路LSI１，LSI２の第１論理回路段の
すべてのゲートの各出力側を、OR回路Ｏ１１，
Ｏ１２の各入力側と接続し、該OR回路の出力側
からそれぞれ制御信号MSB−LSBを送出するこ
とを特徴とする３つの２進計数値の間の最大の差
を迅速に求める回路装置。 ２ 各々の差Ｚ１，Ｚ２，Ｚ３のうち極性ビツト
Ｖとその後に来る各最上位の３つのビツトK8，
K7，K6だけが、２段の論理回路LSIへ導びかれ
る特許請求の範囲第１項記載の回路装置。 ３ 差Ｚ１，Ｚ２，Ｚ３の貯蔵計数値の複数個の
計数領域（MD＜32，32MD64，64MD＜96，
MD＞96）に分割されており、該計数領域の境界
が、２の整数乗によりまたは２の整数乗の整数倍
により形成されるようにし、この場合該２の整数
乗は、前記計数領域を定めるために用いられる最
下位の値ビツト（K6：25）の桁の値に相応する
ようにした特許請求の範囲第１項または第２項記
載の回路装置。 ４ ４つの計数領域が設けられており、該計数領
域は、値の小さい方の使用される２つの値ビツト
K7，K6により定められるようにし、大きい方の
差(2)が、該計数領域のうちの最大の計数領域（＞
96）に対応づけられる特許請求の範囲第２項また
は第３項に記載の回路装置。 ５ ２つの部分論理回路LSI１，LSI２が、各３
つのNORゲートＮ１１，Ｎ１２，Ｎ１３；Ｎ１
４，Ｎ１５，Ｎ１６および各３つのANDゲート
Ｕ１１，Ｕ１２，Ｕ１３；Ｕ１４，Ｕ１５，Ｕ１
６を有するようにし、該ゲートの出力側がそれぞ
れ別のNORゲートＯ１１，Ｏ１２の入力側と接
続されており、第１部分論理回路LSI１のNOR
ゲートＮ１１，Ｎ１２，Ｎ１３およびANDゲー
トＵ１３，Ｕ１２，Ｕ１１へそれぞれ、３つの差
Ｚ１，Ｚ２，Ｚ３の最高位の２つビツトK8，K7
が導びかれるようにし、第２部分論理回路LSI２
のNORゲートＮ１４，Ｎ１５，Ｎ１６および
ANDゲートＵ１６，Ｕ１５，Ｕ１４へそれぞれ、
最高位の値ビツトK8および使用される最下位の
値ビツトK6が導びかれるようにし、差の極性ビ
ツトＶ１，Ｖ２，Ｖ３が、最大の差MDに相応す
る制御信号MSB−LSBを通過接続させるために、
第１論理段のすべてのゲートの別の入力側へ導び
かれるようにした特許請求の範囲第４項記載の回
路装置。 ６ 回路装置をモノリシツク集積技術で形成した
前記特許請求のいずれか１項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833343404 DE3343404A1 (de) | 1983-11-30 | 1983-11-30 | Schaltungsanordnung zur schnellen ermittlung der betragsmaessig groessten differenz von drei binaer dargestellten zahlenwerten |
| DE3343404.2 | 1983-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60153544A JPS60153544A (ja) | 1985-08-13 |
| JPH0250491B2 true JPH0250491B2 (ja) | 1990-11-02 |
Family
ID=6215715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252089A Granted JPS60153544A (ja) | 1983-11-30 | 1984-11-30 | ３つの２進計数値の間の最大の差を迅速に求める回路装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4695971A (ja) |
| EP (1) | EP0144066B1 (ja) |
| JP (1) | JPS60153544A (ja) |
| AT (1) | ATE46417T1 (ja) |
| AU (1) | AU551157B2 (ja) |
| BR (1) | BR8406084A (ja) |
| CA (1) | CA1226952A (ja) |
| DE (2) | DE3343404A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1251555A (en) * | 1984-12-19 | 1989-03-21 | Tetsujiro Kondo | High efficiency technique for coding a digital video signal |
| JPH0793724B2 (ja) * | 1984-12-21 | 1995-10-09 | ソニー株式会社 | テレビジョン信号の高能率符号化装置及び符号化方法 |
| AU606559B2 (en) * | 1987-12-24 | 1991-02-07 | Nec Corporation | Circuit for comparing a plurality of binary inputs |
| US5418736A (en) * | 1994-03-11 | 1995-05-23 | Nexgen, Inc. | Optimized binary adders and comparators for inputs having different widths |
| US5394351A (en) * | 1994-03-11 | 1995-02-28 | Nexgen, Inc. | Optimized binary adder and comparator having an implicit constant for an input |
| JPH1032495A (ja) * | 1996-07-18 | 1998-02-03 | Sony Corp | データ処理装置および方法 |
| DE10010457A1 (de) | 2000-03-03 | 2001-09-20 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen mit magnetoresistivem Speichereffekt |
| US7653673B1 (en) * | 2005-07-19 | 2010-01-26 | National Semiconductor Corporation | Efficient method for identifying few largest differences from a list of numbers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3196262A (en) * | 1961-12-14 | 1965-07-20 | Gen Electric | Binary comparator |
| BE632507A (ja) * | 1962-05-31 | |||
| US3434109A (en) * | 1966-06-01 | 1969-03-18 | Cutler Hammer Inc | Multifield comparator adjustable to compare any combinations of fields and to provide selectable bases of comparison |
| DE2740945C3 (de) * | 1977-09-10 | 1982-02-11 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Übertragen von Bildsignalen mit Hilfe der Differenz-Puls-Code-Modulation (DPCM) und geste uertem Quantisierer |
| US4410960A (en) * | 1980-02-05 | 1983-10-18 | Nippon Electric Co., Ltd. | Sorting circuit for three or more inputs |
| JPS56136093A (en) * | 1980-03-26 | 1981-10-23 | Fuji Photo Film Co Ltd | Adaptive quantizer |
| DE3036065A1 (de) * | 1980-09-25 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere mos-parallel-komparatoren |
| DE3331426A1 (de) * | 1983-08-31 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur zweidimensionalen dpcm-codierung |
-
1983
- 1983-11-30 DE DE19833343404 patent/DE3343404A1/de not_active Withdrawn
-
1984
- 1984-11-28 DE DE8484114395T patent/DE3479778D1/de not_active Expired
- 1984-11-28 EP EP84114395A patent/EP0144066B1/de not_active Expired
- 1984-11-28 CA CA000468781A patent/CA1226952A/en not_active Expired
- 1984-11-28 AT AT84114395T patent/ATE46417T1/de not_active IP Right Cessation
- 1984-11-29 BR BR8406084A patent/BR8406084A/pt unknown
- 1984-11-29 AU AU35998/84A patent/AU551157B2/en not_active Ceased
- 1984-11-30 US US06/676,673 patent/US4695971A/en not_active Expired - Fee Related
- 1984-11-30 JP JP59252089A patent/JPS60153544A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1226952A (en) | 1987-09-15 |
| EP0144066B1 (de) | 1989-09-13 |
| AU3599884A (en) | 1985-06-13 |
| ATE46417T1 (de) | 1989-09-15 |
| JPS60153544A (ja) | 1985-08-13 |
| US4695971A (en) | 1987-09-22 |
| DE3343404A1 (de) | 1985-06-05 |
| EP0144066A3 (en) | 1985-07-17 |
| EP0144066A2 (de) | 1985-06-12 |
| AU551157B2 (en) | 1986-04-17 |
| DE3479778D1 (en) | 1989-10-19 |
| BR8406084A (pt) | 1985-09-24 |
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