JPS60142422A - ビツト操作回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ３発明の技術分野 本発明はビット操作回路、特に並列に入力されるビット
・データを操作するにあたってのシフト操作において、
加算回路を利用し、該加算回路の出力にもとづいて各ビ
ラトラ選択することにより、シフトの桁数によらずに高
速で操作できるようにしたビット操作回路Ｃ二関するも
のである。

（Ｂ）従来技術と問題点 テンタル計算機の制御回路、その他のテンタル回路イニ
おいては、ｎビットのデータのビット位置を変更するこ
とがしばしば必要と々シ、この場合、ビット操作のため
、例えばフリツプフロソプヲ多段接続したシフトレソス
タ等が、一般的に用いられる。しかし、このような従来
のフリップフロップを多段接続したシフトレンスタを用
いる方式（：よれば、フリップフロップを順次セット／
リセットしていくクロックを、シフトする桁数だけ入れ
る必要かあり、そのためビット操作に時間がかかるとい
う欠点がある。捷た、−律な処理時間とするため（二ば
、もつとも多いクロック数に同期させるための遅延手段
等が必ヂとなるという問題があった。

（０）発明の目的と構成 本発明は上記問題点の解決を図り、シフト制御にあたっ
て、加算回路を用いることにより、右シフト、左シフト
、ローテーション等の各種ビット操作全高速に行い得る
ようにしたピッ［・操作回路を提供することを目的とし
ている。そのため、本発明のビット操作回路は、並列に
入力されるｎビットの信号に対し、制御入力信号にもと
づいてシフト操作を行い、並列ｆ二出力するビット操作
回路において、上記制御入力信号にもとづく値にビット
位置に対応する値全それぞれ加算する加算回路と、上記
並列に入力されるｎビットの信号から上記制御入力信号
または上記各加算回路の出力信号にもとづいてそれぞれ
出力信号を取抄出す選択回路と金そなえたシフト回路を
有すること全特徴としている。以下図面全参照しつつ実
施例に従つ７て説明する。

（Ｄ１発明の実施例 第１図は本発明の一実施例要部構成、第２図は本発明の
一実施例ブロック図、第３図は第２図図示実施例におけ
るシフトパターンの説明図、第４図は第２図図示右シフ
ト用デコーダの回路図、第５図は第２図図示加算回路の
例、第６図は第２図図示マスクパターン回路図の例、第
７図は第２図図示クリア用デコーダの回路図、第８図は
第２図図示マスク回路の例を示す。

本発明のビット操作回路は、第１図図示の如く、選択回
路１−１ないし１−ｎと、加算回路２−１々いし２−（
ｎ−１）とをそなえている。例えばシフトする桁数に対
応する制御入力が３ビツトで与えられ、入力信号が８ビ
ツト、出力信号が８ビツトであるどすると、加算回路は
７種用意され、制御入力信号に対して、それぞれ＋１．
＋２．・・・。

＋７の加算ケ行□う。選択回路１−１．１−２．・・・
は、それぞれ並列に入力される８ビツトから、■ビン）
ｋ選択するセレクタである。＋１加算回路２−１の出力
は、選択回路１−２へ、＋２加算回路２−２の出力は、
選択回路１−３へ、以下同様に加算回路からの出力は、
それぞれの選択回路へ、選択信号として供給される。選
択回路１−１には、制御入力信号が直接入力される構成
どなっている。

例えば、左に３桁シフトする場合、制御入力信号を”　
０１１″＝　（，３）ｔｏにすれば、制御入力信号ｒ３
ｊが、各加算回路２−１．２−２．・・・で加算されて
、選択回路の選択信号となる。そして、選択回路１−１
は、入力信号の３ビツト目全出力し、選択回路１−２は
４ビツト目、選択回路１−３は５ビツト目、・・・とそ
れぞれ３ビツトシフトさ汎だ値を出力する。彦か、一般
に制御入力１百号としては、左Ｃｍシフトする場合には
ｍを、壕だ右にｍシフトする場合には偽の２の補数が与
えられ、右にシフトする場合も左にシフトする場合と同
様に扱われる。本回路によれば、シフト操作Ｃｍ関連す
る遅延としては、加算回路および選択回路の動作遅延の
みであるから、篩速動作がｏＪ能となる。

次に第２図以下を参照して、本発明を適用した具体的な
回路の実施例を説明する。

第２図に示したビット操作回路は、いわゆる左シフト（
Ｔ、　Ｓ　Ｈ）　、右シフト（１，Ｓ　Ｈ）の他に、ビ
ットのローテーション全行うスワップ（ｓｗＰ）やクリ
ア（ＯＬＲ）のビット操作全高速に実行することができ
る。

第２図において、１−１ないし１−８は第１図Ｃｍ対応
する選択回路、２−１ないし２−７は第１図に対応する
加算回路、３は右シフト用デコーダであって制御入力信
号を右シフト用の制御信号に変換するもの、４はセレク
タであって２ビツトから１ビラトラ選択する回路群から
々るもの、５はマスクパターン回路、６はインバータ、
７はセレクタ、８はスワラ１用論理和回路、９はクリア
用デコーダ、１０はセレクタ、１１はマスク回路であっ
て、マスクパターン回路５が生成したパターンにより、
選択回路１−１〜１−８の出力をマスクするもの、１２
はデータ・バス、１３は入力信号が与えられる内部バス
を表わす。

第２図図示回路によって得られるシフトパターンは、次
のようになる。例えば、内部バス１３における８ビツト
のビット位置が、Ｍ　Ｓ　Ｂ　（ＭｏｓｔＳｉｇｎｉｆ
ｉｃａｎｔ　Ｂｉｔ　）からＬ　Ｓ　Ｂ　（Ｌｅａｓｔ
　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ）１で、第３図（イ
）図示の如く表わされるとする。第２図図示回路がスワ
ップ（ＳＷＰ）の動作をするとき、制御人力ｍに対して
、選択回路］−１等からの出カバターンは、第３図（ロ
）図示の如く（二々る。

す々わち、左方向へｍ桁のローテーションヲ行う。

第２図図示回路が左シフト（Ｌ　Ｓ　Ｉ　）の動作金す
るとき、制御入力所に対して、データ・バス１２への出
カバターンは、第３図（ハ）図示の如くになる。

図示斜線部分は、マスク回路１１によって、マスクされ
る部分であって、例えば常に「０」とされる。同様に第
２図図示回路が右シフ）　（ＲＳ　Ｈ）の動作をすると
き、Ｉ制制御人力一対して、出カバターンは第３図に）
図示の如くになる。図示斜線部はマスクされ、例えばオ
ール「０」の値となるが、符号ビットに用いられる元の
Ｍ　Ｓ　Ｂの値が引き継がれるようにしてもよい。更に
第２図図示回路がクリア（ＯＬ　Ｒ）　動作するとき、
制御入力ｍに対して、出カバターンは第３図図示（ホ）
の如くｃ二なる。

斜線部はクリアされる部分で兜の値によねクリアされる
ビット数が変化する。

第４図は右シフト用デコーダ３の回路図であって、Ｎ１
々いしＮ３はノット回路、ＥｌないしＥ３は排他的論理
和回路、Ａ１．ｌ＝−よびＡ２はアンド回路を表わす、 スワップ（ＳＷＰ）および左シフト（’ＬＳＨ）の場合
ｌ二は、第３図（ロ）および（ハ）かられかるように、
制御入力ｍ（＋Ｉｙそのまま加算回路へ供給する。右シ
フト（ＲＳ　Ｈ）の曜１合には、第３図に）かられかる
ように、第４図図示右シフト用デコーダ３によって、’
ｄｉ制御人力竜の２の補数をとる。こうすれば左シフト
等と同様になる。セＩ／クタ４は、Ｌ　Ｓ　Ｈ。

Ｓ　Ｗ　ＰとＩ（Ｓ　Ｈとの切換えを行うものである。

第５図は加算回路２−１訃よび加算回路２−２の例であ
って、加算回路２−１はアンド回路Ａ３゜Ａ４および排
他的論理和回路Ｅ４〜Ｅ６で構成され、制御入力ｍ′の
値に＋１を加算する。加算回路２−２はアンド回路Ａ５
および排他的論理和回路Ｅ７　、Ｅ８によって構成され
、制御入力ｍ′の値に＋２全加算する。なお、他の加算
回路も同様にそれぞれ＋３〜＋７の加算金行う。これら
の加算回路の出力は、第２図図示選択回路１−１〜］−
８において、内部バス１３から与えられる８ビツトから
、それぞれ１ビツトを選択する選択信号とされる。

第６図Ｑ′！、第３図（ハ）およびに）に斜線で示した
マスクを行うパターンを生成するマスクパターン回路５
であって、加算回路２−１〜２−７の出力から、オア回
路０Ｒ１１〜ＯＲ４およびアンド回路へ６〜Ａ８＋二よ
って、Ｉ、　Ｓ　Ｈ、刊Ｓ　■ｉ　＋：必要なマスクパ
ターン全形成する回路を示している。ＲＳ　Ｈの場合ニ
ハ、インバータ６によってビットｉ反転し、セレクタ７
によって、Ｔ、　Ｓ　ＨとＲＳ　Ｈとを切り換えるＯ な卦、スワップ（ＳＷＰ）の場合には、第２図図示スワ
ップ用論理和回路８によって、マスクツくターンはオー
ル「１」にされ、無効化される。

第２図図示回路は、第３図（ホ）に示したようなビッド
ヲクリアするクリア（ａＬａ）Ｍ能を有しており、クリ
ア（ｃ　Ｔ、　Ｒ）が指示されると、第７図図示クリア
用テコーダ９により選択回路１−１〜１−８からの出力
に対してマスクをかけるような信号を作成し、セレクタ
１０によって選択する。

なお、クリアする場合、制御人力ｍがクリアすべきビッ
ト位置を定め名。第７図中、ＮＡＩないしＮＡ７はナン
ド（ＮＡＮＤ　）回路、Ｎ１ないしＮ３はノット回路を
表わしている。

マスク回路１１は、第８図図示の如く、アンド回路Ａｌ
ｌ〜Ａ、　１９によって構成される。マスク回路１１に
よって、選択回路１−１〜１−８の出力のうち、必要な
ビットだけをデータ・バス１２へ送出することができる
。

本実施例によれば、各種ビット操作全高速に行うことが
でき、かつ多機能の回路全安価に提供することができる
。もちろん何ビットであっても同様に構成可能である。

（Ｅ）発明の詳細 な説明した如く、本発明によれば、加算回路を利用して
シフト操作に釦けるビット選択全行うので、シフト操作
に関連する種々のビット操作を高速に処理できるようＩ
：なる。

【図面の簡単な説明】

第１図は本発明の一実施例要部構成、第２図は本発明の
一実施例ブロック図、第３図は第２図図示実施例におけ
るシフトパターンの説明図、第４図は第２図図示右シフ
ト用デコーダの回路図、第５図は第２叱図示加算回路の
例、第６図は第２図図示マスクパターン回路図の例、第
７図は第２図図示クリア用デコーダの回路図、第８図は
第２図図示マスク回路の例を示す。 図中、１−１人いし１−８は選択回路、２−１万いし２
−８は加算回路、３は右シフト用デコーダ、５はマスク
パターン回路、９はクリア用デコーダ、１１はマスク回
路を表わす。 特許出願人　富士通株式会社 代理人弁理士　森　１）　寛（外１名）才＋７０ 才８図 こ椛°品、・・０・・

Claims (2)

【特許請求の範囲】
1. （１）並列に人力されるｎビットの信号（二対し、缶１
   」併入力信号にもとづいてシフト操作を行い、並夕ＩＪ
   に出力するビット操作回路を二卦いて、上式上１竹１）
   併入力信号にもとづく値にビット位置ζ二対応するイ＠
   をそれぞれ加算する加算回路と、上記並列−人力される
   ηビットの信号から上記制御人カ信号またνま上記各加
   算回路の出力信号にもとづいてそれぞれ出力信号全敗り
   出す選択回路とをそなえたシフト回路を有することを特
   徴とするビット操作回路。
2. （２）上記シフト回路は、上記選択回路の出力信号をビ
   ット操作の内容に対応してマスクする回路をそなえてい
   ることを特徴とする特許請求の範囲第（１）項記載のビ
   ット操作回路。