JPS59213140A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59213140A JPS59213140A JP8703583A JP8703583A JPS59213140A JP S59213140 A JPS59213140 A JP S59213140A JP 8703583 A JP8703583 A JP 8703583A JP 8703583 A JP8703583 A JP 8703583A JP S59213140 A JPS59213140 A JP S59213140A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、半導体装置の製造方法は、所定の素子を形成した
ウェー・の裏面側に、金、・々ナジウム等からなる電極
層を電子ビーム方式や抵抗加熱方式、或は両方式の組合
せた手段で蒸着によ多形成し、これを半導体チップに分
割した後主面側の電極にポンディング処理等を施すこと
により行っている。
ウェー・の裏面側に、金、・々ナジウム等からなる電極
層を電子ビーム方式や抵抗加熱方式、或は両方式の組合
せた手段で蒸着によ多形成し、これを半導体チップに分
割した後主面側の電極にポンディング処理等を施すこと
により行っている。
而して、電極層の形成は、ウエノヘの裏面側に予めラッ
ノ処理を施した後、蒸着装置のウニ・・ホルダーにり二
ノ１の主面側を密着した状態で設置し、蒸着源に対して
ホルダーを適度な角度で傾けた状態でウェー・を自転・
公転させながら、蒸着によシ行っている。蒸着装置内の
雰囲気温度は、ウェハと電極層との接着状態を良くする
ため、高い値に設定されている。
ノ処理を施した後、蒸着装置のウニ・・ホルダーにり二
ノ１の主面側を密着した状態で設置し、蒸着源に対して
ホルダーを適度な角度で傾けた状態でウェー・を自転・
公転させながら、蒸着によシ行っている。蒸着装置内の
雰囲気温度は、ウェハと電極層との接着状態を良くする
ため、高い値に設定されている。
然るに、蒸着装置内に設置されるウェー・の１パチツチ
当シの枚数はウニノ・の径によって決定され、また、ウ
ェハの肉厚もウニノーの径に応じて１２０〜２５０μの
範囲で決定されている。このようにクエへの肉厚が小さ
いため、ウェーホル〆−に設置しても両者の密着度が悪
いと共に、ウェハに反りが発生し易い。このため、表面
の粗さが均一な電極層をウェハ上に形成できない。
当シの枚数はウニノ・の径によって決定され、また、ウ
ェハの肉厚もウニノーの径に応じて１２０〜２５０μの
範囲で決定されている。このようにクエへの肉厚が小さ
いため、ウェーホル〆−に設置しても両者の密着度が悪
いと共に、ウェハに反りが発生し易い。このため、表面
の粗さが均一な電極層をウェハ上に形成できない。
従って、電極層の形成後にこれを表裏面を逆にしてシー
ト上に設置し、各々の半導体チップに分割すると、シー
トと各々の半導体チップとの接着力に違いが生じる。そ
の結果、シートを引き伸してボンディング処理を施すと
、安定したボンディング処理ができず、歩留を著しく低
下する問題があった。
ト上に設置し、各々の半導体チップに分割すると、シー
トと各々の半導体チップとの接着力に違いが生じる。そ
の結果、シートを引き伸してボンディング処理を施すと
、安定したボンディング処理ができず、歩留を著しく低
下する問題があった。
本発明は、ウェハに形成された金属電極層の表面の粗さ
を均一にして、製造歩留りの向上を達成した半導体装置
の製造方法を提供することをその目的とするものである
。
を均一にして、製造歩留りの向上を達成した半導体装置
の製造方法を提供することをその目的とするものである
。
〔発明の概要」
本発明は、ウェハを基台上に平坦化用スペーサを介して
厚内でかつ密着した状態で設置し、この状態でウェハに
均一な粗さの蒸着面を有する電極層を形成することにょ
シ、製造歩留りの向上を達成した半導体装置の製造方法
である。
厚内でかつ密着した状態で設置し、この状態でウェハに
均一な粗さの蒸着面を有する電極層を形成することにょ
シ、製造歩留りの向上を達成した半導体装置の製造方法
である。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、所定の素子を形成したウェハを用意し、このウェ
ハ１の裏面側に第１図に示す如く、粗さ０．５〜１．５
μの範囲でラッピング処理し、粗面２を形成する。次い
で、このウェハ１を第２図に示す如く、粗面２を上にし
て蒸着装置のウェーホルダー３上に、平坦化用スペーサ
４を介して設置する。然る後、例えば電子ビーム方式に
よる蒸着によって、粗面２上に金、バナジウム、二、ケ
ル、金−ダルマニウム−アンチモン合金等の金属を蒸着
して電極層５を形成する。
ハ１の裏面側に第１図に示す如く、粗さ０．５〜１．５
μの範囲でラッピング処理し、粗面２を形成する。次い
で、このウェハ１を第２図に示す如く、粗面２を上にし
て蒸着装置のウェーホルダー３上に、平坦化用スペーサ
４を介して設置する。然る後、例えば電子ビーム方式に
よる蒸着によって、粗面２上に金、バナジウム、二、ケ
ル、金−ダルマニウム−アンチモン合金等の金属を蒸着
して電極層５を形成する。
ここで、平坦化用スペーサ４としては、蒸着時の高温度
忙十分耐え、しかも、表面の平坦度を十分に高められる
ように、シリコン等からなるダミーウェハやステンレス
平板等からなるものを使用する。ウェハ１の厚さとして
は、１２０μ〜２５０μの範囲内のものを使用する。平
坦化用スペーサ４の厚さは、このウェハ１の厚さに応じ
て適宜設定するのが望ましい。
忙十分耐え、しかも、表面の平坦度を十分に高められる
ように、シリコン等からなるダミーウェハやステンレス
平板等からなるものを使用する。ウェハ１の厚さとして
は、１２０μ〜２５０μの範囲内のものを使用する。平
坦化用スペーサ４の厚さは、このウェハ１の厚さに応じ
て適宜設定するのが望ましい。
このようＫこの半導体装置の製造方法によれば、ウェハ
１とウェハホルダー３間に平坦化用スペーサ４を介在し
た状態で電極層５を形成するようにしたので、クエパノ
の肉厚が太きくなったのと同じことになシ、ｇｂが発生
するのを防止できる。また、ウェー１の反シも小さくな
るので、ウェハ１とウェハホルダー３との密着度を高め
ることができる。その結果、電極層５の表面の粗さを均
鳥定できる。このため、電極層５の形成後に、ウェハ１
の表裏面を逆にしてシート上に設置し、各々の半導体チ
ップに分割すると、電極層５の表面の粗さが均一である
から、シートと各々の半導体チップとの接着力は、はぼ
均一である。その結果、半導体チップの主面側にボンデ
ィング処理を施すために、シートを引き延ばしても、半
導体チップは所定位置に正しく固定されていると共に、
ポンディング処理時にも各々の半導体チラノの位置ずれ
の度合いはＩ′！＃ぽ一定である。従って、極めて高い
歩留力でボンディング処理を行うことができる。
１とウェハホルダー３間に平坦化用スペーサ４を介在し
た状態で電極層５を形成するようにしたので、クエパノ
の肉厚が太きくなったのと同じことになシ、ｇｂが発生
するのを防止できる。また、ウェー１の反シも小さくな
るので、ウェハ１とウェハホルダー３との密着度を高め
ることができる。その結果、電極層５の表面の粗さを均
鳥定できる。このため、電極層５の形成後に、ウェハ１
の表裏面を逆にしてシート上に設置し、各々の半導体チ
ップに分割すると、電極層５の表面の粗さが均一である
から、シートと各々の半導体チップとの接着力は、はぼ
均一である。その結果、半導体チップの主面側にボンデ
ィング処理を施すために、シートを引き延ばしても、半
導体チップは所定位置に正しく固定されていると共に、
ポンディング処理時にも各々の半導体チラノの位置ずれ
の度合いはＩ′！＃ぽ一定である。従って、極めて高い
歩留力でボンディング処理を行うことができる。
なお、本発明の効果を確認するために、厚さが１２０．
ｉ３５．ｉ６０，１９０．２５０μ で径カフ６ｍｔｘ
の各々のウェハ１を、ステンレスからなる平坦化用スペ
ーサ４を介して蒸着装置のウェハホルダー３上に設置し
て、約１．０μのラッピング処理の施されたウエノ・１
の裏面側に金からなる電極層５を蒸着によ多形成した。
ｉ３５．ｉ６０，１９０．２５０μ で径カフ６ｍｔｘ
の各々のウェハ１を、ステンレスからなる平坦化用スペ
ーサ４を介して蒸着装置のウェハホルダー３上に設置し
て、約１．０μのラッピング処理の施されたウエノ・１
の裏面側に金からなる電極層５を蒸着によ多形成した。
各々のウニ・・１の電極層５０表面の粗さを調べたとこ
ろ、下記表に示す如く、極めて均一であることが判った
。これと比較するために、平坦化用スペーサ４を用いず
に、同様のウェハをウェハホルダーに直接設置して、電
極層を蒸着形成し、その表面の粗さを調べたところ、同
表に併記する結果を得た。同表から明らかなように、実
施例によるものでは、比ｉ例によるものに比べて遥かに
表面の粗さが均一化された電極層を容易に形成できるこ
とが判った。
ろ、下記表に示す如く、極めて均一であることが判った
。これと比較するために、平坦化用スペーサ４を用いず
に、同様のウェハをウェハホルダーに直接設置して、電
極層を蒸着形成し、その表面の粗さを調べたところ、同
表に併記する結果を得た。同表から明らかなように、実
施例によるものでは、比ｉ例によるものに比べて遥かに
表面の粗さが均一化された電極層を容易に形成できるこ
とが判った。
（但し、Ａ：電極層の表面の粗さが極めて均一である。
Ｂ：電極層の表面の粗さにばらつきがあシ、一部溶けて
いる。） 〔発明の効果〕 以上説明した如く、本発明に係る半導体装置の製造方法
によれば、ウェー・に形成された金属電極層の表面の粗
さを均一にして、製造歩留〕の向上を達成できる等顕著
な効果を有するものである。
いる。） 〔発明の効果〕 以上説明した如く、本発明に係る半導体装置の製造方法
によれば、ウェー・に形成された金属電極層の表面の粗
さを均一にして、製造歩留〕の向上を達成できる等顕著
な効果を有するものである。
第１図は、ウェハの裏面側にラッピング処理を施した状
態を示す断面図、第２図は、蒸着装置のウェー・ホルダ
ー上に平坦化用スペーサを介してウェー・を設置した状
態を示す断面図である。 １・・・ウエノ１．２・・・粗面、３・・・ウエノ１］
ニルター、４・・・平担化用スペーサ、５・・・電極層
。
態を示す断面図、第２図は、蒸着装置のウェー・ホルダ
ー上に平坦化用スペーサを介してウェー・を設置した状
態を示す断面図である。 １・・・ウエノ１．２・・・粗面、３・・・ウエノ１］
ニルター、４・・・平担化用スペーサ、５・・・電極層
。
Claims (1)
- 裏面側にラッピング処理を施したウェハを、処理された
粗面を露出するようにして基台上に、平坦化用スペーサ
を介して載置した後、前記粗面に電極層を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8703583A JPS59213140A (ja) | 1983-05-18 | 1983-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8703583A JPS59213140A (ja) | 1983-05-18 | 1983-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213140A true JPS59213140A (ja) | 1984-12-03 |
Family
ID=13903688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8703583A Pending JPS59213140A (ja) | 1983-05-18 | 1983-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663096A (en) * | 1990-02-14 | 1997-09-02 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device with ground surface providing a reduced ON resistance |
-
1983
- 1983-05-18 JP JP8703583A patent/JPS59213140A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663096A (en) * | 1990-02-14 | 1997-09-02 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device with ground surface providing a reduced ON resistance |
| US5689130A (en) * | 1990-02-14 | 1997-11-18 | Nippondenso Co., Ltd. | Vertical semiconductor device with ground surface providing a reduced ON resistance |
| US5994187A (en) * | 1990-02-14 | 1999-11-30 | Nippondenso Co., Ltd. | Method of manufacturing a vertical semiconductor device |
| US6498366B1 (en) | 1990-02-14 | 2002-12-24 | Denso Corporation | Semiconductor device that exhibits decreased contact resistance between substrate and drain electrode |
| US6649478B2 (en) | 1990-02-14 | 2003-11-18 | Denso Corporation | Semiconductor device and method of manufacturing same |
| US6903417B2 (en) | 1990-02-14 | 2005-06-07 | Denso Corporation | Power semiconductor device |
| US6949434B2 (en) | 1990-02-14 | 2005-09-27 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US7064033B2 (en) | 1990-02-14 | 2006-06-20 | Denso Corporation | Semiconductor device and method of manufacturing same |
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