JPS5921184A - デ−タ信号取込用クロツク再生回路 - Google Patents
デ−タ信号取込用クロツク再生回路Info
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- JPS5921184A JPS5921184A JP13024482A JP13024482A JPS5921184A JP S5921184 A JPS5921184 A JP S5921184A JP 13024482 A JP13024482 A JP 13024482A JP 13024482 A JP13024482 A JP 13024482A JP S5921184 A JPS5921184 A JP S5921184A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、映像に関する信号の所定の期間に重畳して送
られてくるデータの取り込みを正しく行い得るためのク
ロック再生回路に関する。
られてくるデータの取り込みを正しく行い得るためのク
ロック再生回路に関する。
近年、所定の映像に関する信号と共に、数水平期間文字
、画像等の情報に関する別のデータをメモリ等に書き込
んで、画面全域に表示する装置が開発されている。
、画像等の情報に関する別のデータをメモリ等に書き込
んで、画面全域に表示する装置が開発されている。
上記データを取り出す場合、データバケットに先だって
送られてくる同期信号となるクロックランに同期したサ
ンプリングクロックにてクロックラン部を抜き去って、
データバケットを取り込むことになる。この場合、サン
プリングクロックはクロックランに同期させないと、デ
ータバケットを正しく取り込めないことになる。
送られてくる同期信号となるクロックランに同期したサ
ンプリングクロックにてクロックラン部を抜き去って、
データバケットを取り込むことになる。この場合、サン
プリングクロックはクロックランに同期させないと、デ
ータバケットを正しく取り込めないことになる。
上記データバケットの取り込み用のクロックを再生する
クロック再生回路の従来例を第１図に示す。
クロック再生回路の従来例を第１図に示す。
同図において、受信機側でのディジタル同期の確保と、
信号処理を容易にするために色副搬送波周波数ｆｓｃの
８倍の周波数８ｆｓｃを出力する基準クロック発振器１
は５分周するカウンタ回路等で構成された分周器２を通
して８／５ｆｓｃのサンプリングクロック作り出す。こ
の分周器２より取り出された４／５ｆｓｃの位相比較用
パルスと、情報が重畳された映像信号を波形整形したデ
ータ（以下スライスデータと略す。）とは位相比較器３
により位相比較される。その比較出力はクロックランゲ
ート回路４によって前記スライスデータのクロックラン
部における期間だけ抜きられ（取り込まれ）、このクロ
ックラン部における比較出力によって、前記分周器２の
出力であるサンプリングクロックの位相をスライスデー
タのクロックランの位相に同期制御するように構成され
ている。
信号処理を容易にするために色副搬送波周波数ｆｓｃの
８倍の周波数８ｆｓｃを出力する基準クロック発振器１
は５分周するカウンタ回路等で構成された分周器２を通
して８／５ｆｓｃのサンプリングクロック作り出す。こ
の分周器２より取り出された４／５ｆｓｃの位相比較用
パルスと、情報が重畳された映像信号を波形整形したデ
ータ（以下スライスデータと略す。）とは位相比較器３
により位相比較される。その比較出力はクロックランゲ
ート回路４によって前記スライスデータのクロックラン
部における期間だけ抜きられ（取り込まれ）、このクロ
ックラン部における比較出力によって、前記分周器２の
出力であるサンプリングクロックの位相をスライスデー
タのクロックランの位相に同期制御するように構成され
ている。
前記クロックランゲート回路４によって、スライスデー
タのクロックラン部における期間だけ、比較出力を分周
期２側に通す基準となるゲートパルスは、水平同期信号
に位相同期した発振器により、適正位相に制御されて作
り出される。
タのクロックラン部における期間だけ、比較出力を分周
期２側に通す基準となるゲートパルスは、水平同期信号
に位相同期した発振器により、適正位相に制御されて作
り出される。
第２図は、前記クロック再生回路の従来例を示す回路図
である。
である。
同図において、符号１１ないし１８はＪ−Ｋフリップフ
ロップ（以下ＦＦと略す。〉で構成され、ＦＦ１１ない
しＦＦ１５はそれぞれ８ｆｓｃのクロックを入力とする
１０分周器となるよう構成されている。つまりＦＦ１１
の出力端Ｑ及び反転出力端Ｑは次段のＦＦ１２の入力端
Ｊ及びＫにそれぞれ接続され、ＦＦ１２の出力端Ｑ及び
反転出力端Ｑはさらに次段のＦＦ１３の入力端Ｊ及びＫ
にそれぞれ接続されるというようにして、ＦＦ１５まで
同様に接続され、ＦＦ１５の出力端Ｑ及び反転出力端Ｑ
はＦＦ１１の入力端Ｊ及びＫにそれぞれ接続されている
。
ロップ（以下ＦＦと略す。〉で構成され、ＦＦ１１ない
しＦＦ１５はそれぞれ８ｆｓｃのクロックを入力とする
１０分周器となるよう構成されている。つまりＦＦ１１
の出力端Ｑ及び反転出力端Ｑは次段のＦＦ１２の入力端
Ｊ及びＫにそれぞれ接続され、ＦＦ１２の出力端Ｑ及び
反転出力端Ｑはさらに次段のＦＦ１３の入力端Ｊ及びＫ
にそれぞれ接続されるというようにして、ＦＦ１５まで
同様に接続され、ＦＦ１５の出力端Ｑ及び反転出力端Ｑ
はＦＦ１１の入力端Ｊ及びＫにそれぞれ接続されている
。
ＦＦ１８及びＦＦ１６の各入力端Ｊ及びＫにはＦＦ１５
の入力端Ｊ及びＫと接続されてＦＦ１８の出力はＦＦ１
５と同相のものとなり、ＦＦ１４と位相反転したクロッ
クが入力されるＦＦ１６の出力はＦＦ１４と１／２クロ
ック遅れた位相のものとなる。
の入力端Ｊ及びＫと接続されてＦＦ１８の出力はＦＦ１
５と同相のものとなり、ＦＦ１４と位相反転したクロッ
クが入力されるＦＦ１６の出力はＦＦ１４と１／２クロ
ック遅れた位相のものとなる。
このＦＦ１６の出力端Ｑ及び反転出力端ＱはＦＦ１７の
入力端Ｊ及びＫにそれぞれ接続され、ＦＦ１７の出力は
ＦＦ１６からさらに１クロック遅れた位相のものとなる
。前記ＦＦ１２及びＦＦ１６の各出力端Ｑの出力（単に
出力Ｑとも記す。）は排他的論理和回路２０を経て１サ
ンプリングクロックとされている。
入力端Ｊ及びＫにそれぞれ接続され、ＦＦ１７の出力は
ＦＦ１６からさらに１クロック遅れた位相のものとなる
。前記ＦＦ１２及びＦＦ１６の各出力端Ｑの出力（単に
出力Ｑとも記す。）は排他的論理和回路２０を経て１サ
ンプリングクロックとされている。
一方水平同期信号に同期した水平発振出力パルスＨによ
ってトリガされ、抵抗及びコンデンサの値の設定によっ
て所定のパルス幅のクロックランゲートパルスを発生す
る発振器となるモノマルチバイブレータ（以下モノマル
チと略す。）２１のクロックランゲート出力ＣＲは、そ
れぞれ４入力のナンド回路２２、２３に入力される。こ
れらナンド回路２２、２３にはスライスデータＳＤが入
力され、さらにナンド回路２２にはＦＦ１４の出力Ｑ及
びＦＦ１６の反転出力Ｑが入力され、一方ナンド回路２
３にはＦＦ１７の出力Ｑ及びＦＦ１８の反転出力Ｑが入
力される。
ってトリガされ、抵抗及びコンデンサの値の設定によっ
て所定のパルス幅のクロックランゲートパルスを発生す
る発振器となるモノマルチバイブレータ（以下モノマル
チと略す。）２１のクロックランゲート出力ＣＲは、そ
れぞれ４入力のナンド回路２２、２３に入力される。こ
れらナンド回路２２、２３にはスライスデータＳＤが入
力され、さらにナンド回路２２にはＦＦ１４の出力Ｑ及
びＦＦ１６の反転出力Ｑが入力され、一方ナンド回路２
３にはＦＦ１７の出力Ｑ及びＦＦ１８の反転出力Ｑが入
力される。
前記ナンド回路２２はＦＦ１４の出力Ｑ及びＦＦ１６の
反転出力Ｑが入力されるので、その出力は通常ＦＦ１５
の出力Ｑの立上がり位相に対して１クロツク前の位相に
ある半クロック分のパルスを出力し、一方ナンド回路２
３はＦＦ１７の出力Ｑ及びＦＦ１８の反転出力Ｑの入力
により、通常ＦＦ１５の出力Ｑの立上がりと同位相の半
クロック分のパルスを出力する。
反転出力Ｑが入力されるので、その出力は通常ＦＦ１５
の出力Ｑの立上がり位相に対して１クロツク前の位相に
ある半クロック分のパルスを出力し、一方ナンド回路２
３はＦＦ１７の出力Ｑ及びＦＦ１８の反転出力Ｑの入力
により、通常ＦＦ１５の出力Ｑの立上がりと同位相の半
クロック分のパルスを出力する。
これらナンド回路２２、２３の各出力は２入力アンド回
路２４を経てＦＦ１５のプリセット端子Ｐｒに印加する
ことにより、スライスデータにおけるクロックラン部に
同期した分周出力が形成されて、スライスデータをサン
プリングするための所定のサンプリングクロックを出力
するように構成されている。
路２４を経てＦＦ１５のプリセット端子Ｐｒに印加する
ことにより、スライスデータにおけるクロックラン部に
同期した分周出力が形成されて、スライスデータをサン
プリングするための所定のサンプリングクロックを出力
するように構成されている。
このように構成された従来例の動作を第３図のタイミン
グチャート図を参照して説明する。
グチャート図を参照して説明する。
今、スライスデータＳＲ及びクロックランゲート出力Ｃ
Ｒが第３図（Ａ）における（ａ）及び（ｂ）にそれぞれ
示すようにアンド回路２２、２３に入力され、同図（ｃ
）に示すように発振器１から８ｆｓｃのクロックパルス
が分周器２を構成するＦＦに入力されると、ＦＦ１１の
端子Ｊ、ＫとＦＦ１１ないしＦＦ１８の出力端Ｑの各出
力波形は同図（ｄ）ないし（ｍ）のようになる。同図に
おいて符号Ｑ１ないしＱ８はそれぞれＦＦ１１ないしＦ
Ｆ１８を表わす。
Ｒが第３図（Ａ）における（ａ）及び（ｂ）にそれぞれ
示すようにアンド回路２２、２３に入力され、同図（ｃ
）に示すように発振器１から８ｆｓｃのクロックパルス
が分周器２を構成するＦＦに入力されると、ＦＦ１１の
端子Ｊ、ＫとＦＦ１１ないしＦＦ１８の出力端Ｑの各出
力波形は同図（ｄ）ないし（ｍ）のようになる。同図に
おいて符号Ｑ１ないしＱ８はそれぞれＦＦ１１ないしＦ
Ｆ１８を表わす。
一方ＦＦ１４の出力ＱとＦＦ１６の反転出力Ｑとの論理
積を反転した波形は第３図（Ａ）の（ｎ）のようになり
、ＦＦ１８の反転出力ＱとＦＦ１７の出力Ｑとの論理積
を反転した波形は同図（Ａ）の（ｏ）のようになるので
、クロックラン（信号）部においては、アンド回路２２
によってクロックの立上がり波形部の位相比較を行い、
アンド回路２３によってクロックの立上がり波形の位相
比較を行うことにより、クロックラン部と位相がずれて
いる場合には、前記ナンド回路２２と２３との出力のア
ンド回路２４による論理積出力でＦＦ１５をプリセット
することにより、ＦＦ１１ないしＦＦ１５の分周出力の
位相補正を行っている。
積を反転した波形は第３図（Ａ）の（ｎ）のようになり
、ＦＦ１８の反転出力ＱとＦＦ１７の出力Ｑとの論理積
を反転した波形は同図（Ａ）の（ｏ）のようになるので
、クロックラン（信号）部においては、アンド回路２２
によってクロックの立上がり波形部の位相比較を行い、
アンド回路２３によってクロックの立上がり波形の位相
比較を行うことにより、クロックラン部と位相がずれて
いる場合には、前記ナンド回路２２と２３との出力のア
ンド回路２４による論理積出力でＦＦ１５をプリセット
することにより、ＦＦ１１ないしＦＦ１５の分周出力の
位相補正を行っている。
このように得られたサンプルリングクロックは、同図（
Ａ）におりる荷号（ｐ）に示すようになる。
Ａ）におりる荷号（ｐ）に示すようになる。
第３図（Ｂ）は、同図（Ａ）とは少し異るタイミングに
おける各部の波形を示す。
おける各部の波形を示す。
上述における手段によって、入力されるクロック８ｆｓ
ｃ（つまり３５ｎｓｅｃ周期）であるから、１回のプリ
セットによって３５ｎｓｅｃの位相補正がされるから、
５サイクルのクロックランパルス信号によって位相補正
が完了することになる。
ｃ（つまり３５ｎｓｅｃ周期）であるから、１回のプリ
セットによって３５ｎｓｅｃの位相補正がされるから、
５サイクルのクロックランパルス信号によって位相補正
が完了することになる。
この従来例による手段によって、±３５ｎｓｅｃの位相
精度でクロック再生が可能になる。
精度でクロック再生が可能になる。
しかしながら、上記従来例におけるクロック再生手段で
は、クロックランゲートのパルスは水平発振器で直接ト
リガするので、経時若しくは経年変化とか、周囲温度又
は弱電界の受信状態等により水平発振器の位相が変動す
ると、クロックランゲートパルスも変動してしまい、ク
ロックラン部を正確にゲート開閉できず、クロック再生
が不能になる場合があった。
は、クロックランゲートのパルスは水平発振器で直接ト
リガするので、経時若しくは経年変化とか、周囲温度又
は弱電界の受信状態等により水平発振器の位相が変動す
ると、クロックランゲートパルスも変動してしまい、ク
ロックラン部を正確にゲート開閉できず、クロック再生
が不能になる場合があった。
本発明は上述した点にかんがみてなされたもので、クロ
ックラン開始部を検知してクロック再生に必要な期間を
設定して、正確なクロック再生動作を可能にするデータ
信号取込用クロック再生回路を提供することを目的とす
る。
ックラン開始部を検知してクロック再生に必要な期間を
設定して、正確なクロック再生動作を可能にするデータ
信号取込用クロック再生回路を提供することを目的とす
る。
本発明のデータ信号取込用クロック再生回路は、クロッ
クラン開始部を検知する手段と、検知した信号によりク
ロック再生期間として設定された期間計数する手段と、
所定計数値に達するまでの期間ゲートを開くクロックラ
ンゲート回路を出カする手段とより構成されたゲート回
路を具備している。
クラン開始部を検知する手段と、検知した信号によりク
ロック再生期間として設定された期間計数する手段と、
所定計数値に達するまでの期間ゲートを開くクロックラ
ンゲート回路を出カする手段とより構成されたゲート回
路を具備している。
以下、第４図以降を参照して本発明を具体的に説明する
。
。
第４図は本発明のデータ信号取込用クロック再生回路に
おけるクロックランゲート信号を発生するゲート回路と
してのゲート信号発生回路の一実施例を示し、第５図は
第４図に用いられるカウンタ回路を示す。
おけるクロックランゲート信号を発生するゲート回路と
してのゲート信号発生回路の一実施例を示し、第５図は
第４図に用いられるカウンタ回路を示す。
これらの図において、ゲート信号発生回路３１は、クロ
ックラン部を検知する２入力のナンド回路３２、３３で
形成されたＲ−Ｓフリップフロップ（Ｒ−ＳＦＦ）３４
と、この出力を２入力のナンド回路３５を介してクロッ
クイネーブル端子ＣＥに印加してクロック入力端ＣＫに
、例えは前述の従来例におけるＦＦ１５からの出力Ｑを
入力信号として４／５ｆｓｃのクロックの計数を開始さ
せるカウンタ回路３６と、このカウンタ回路３６の出力
が設定値に達したか否かによって設定されたクロック再
生用のゲート期間を検知して出力するデコータ回路３７
とより構成されている。
ックラン部を検知する２入力のナンド回路３２、３３で
形成されたＲ−Ｓフリップフロップ（Ｒ−ＳＦＦ）３４
と、この出力を２入力のナンド回路３５を介してクロッ
クイネーブル端子ＣＥに印加してクロック入力端ＣＫに
、例えは前述の従来例におけるＦＦ１５からの出力Ｑを
入力信号として４／５ｆｓｃのクロックの計数を開始さ
せるカウンタ回路３６と、このカウンタ回路３６の出力
が設定値に達したか否かによって設定されたクロック再
生用のゲート期間を検知して出力するデコータ回路３７
とより構成されている。
前記ナンド回路３２の一方の入力端は、水平同期信号を
反転したリセット信号が入力されるリセット端子（ＨＲ
と記す。）に接続され、他方の入力端はナンド回路３３
の出力端に接続され、ナンド回路３３の一方の入力端は
反転したスライスデータＳＤが入力される端子とされそ
の他方の入力端は前記ナンド回路３２の出力端に接続さ
れてＲ−ＳＦＦ３４が形成されている。
反転したリセット信号が入力されるリセット端子（ＨＲ
と記す。）に接続され、他方の入力端はナンド回路３３
の出力端に接続され、ナンド回路３３の一方の入力端は
反転したスライスデータＳＤが入力される端子とされそ
の他方の入力端は前記ナンド回路３２の出力端に接続さ
れてＲ−ＳＦＦ３４が形成されている。
ナンド回路３３の出力端は２入力のナンド回路３５の一
方の入力端に接続され、ナンド回路３４の入力端はカウ
ンタ回路３６のリセット端子Ｒに接続されている。
方の入力端に接続され、ナンド回路３４の入力端はカウ
ンタ回路３６のリセット端子Ｒに接続されている。
前記カウンタ回路３６の出力はデコーダ回路３７のデー
タ入力端に接続され、デコーダ回路３７の出力端は、前
記ナンド回路３５の他方の入力端に接続されると共に、
クロックランゲート信号の出力端３８とされている。
タ入力端に接続され、デコーダ回路３７の出力端は、前
記ナンド回路３５の他方の入力端に接続されると共に、
クロックランゲート信号の出力端３８とされている。
尚、デコーダ回路３７は例えば、カウンタ回路３６から
入力される計数値出力が０ないし４までの時、ハイレベ
ルを出力し、計数値出力が５以上の時ローレベルを出力
するように設定されでいる。
入力される計数値出力が０ないし４までの時、ハイレベ
ルを出力し、計数値出力が５以上の時ローレベルを出力
するように設定されでいる。
前記カウンタ回路３６は一般的な２進カウンタであり、
例えば第５図に示すように構成されている。
例えば第５図に示すように構成されている。
即ち、４／５ｆｓｃのクロック信号は２入力アンド回路
４１の一方の入力端に印加され、他方の入力端に、イン
バータ回路４２を通すことによりローレベルのクロック
イネーブル信号ＣＥが印加される時のみクロック信号の
取り込みを可能にするようにされている。
４１の一方の入力端に印加され、他方の入力端に、イン
バータ回路４２を通すことによりローレベルのクロック
イネーブル信号ＣＥが印加される時のみクロック信号の
取り込みを可能にするようにされている。
前記アンド回路４１の出力端は、ＦＦ４３ないし４６の
各クロック入力端ＣＫに接続され、各リセット端子Ｒは
、共通に接続されて前記リセット端子ＨＲに接続されて
いる。
各クロック入力端ＣＫに接続され、各リセット端子Ｒは
、共通に接続されて前記リセット端子ＨＲに接続されて
いる。
第１段目のＤ型ＦＦ４３の出力端ＱＡは２段目のＪ−Ｋ
ＦＦ４４の端子Ｊ、Ｋに接続されると共に２入力及び３
入力のアンド回路４７、４８の各入力端に接続され、反
転出力端ＱＡは端子Ｄに接続されている。
ＦＦ４４の端子Ｊ、Ｋに接続されると共に２入力及び３
入力のアンド回路４７、４８の各入力端に接続され、反
転出力端ＱＡは端子Ｄに接続されている。
前記ＦＦ４４の出力端ＱＢは２入力及び３入力のアンド
回路４７、４８の各入力端に接続され、２入力のアンド
回路４７の出力端は３段目のＦＦ４５の端子Ｊ、Ｋに接
続され、３段目のＦＦ４５の出力端ＱＣは３入力のアン
ド回路４８の入力端に接続され、このアンド回路４８の
出力端は４段目のＦＦ４６の端子Ｊ、Ｋに接続され、こ
れらＦＦ４３ないし４６各出力端ＱＡないしＱＯは前記
デコーダ回路３７のデータ入力端に接続されている。
回路４７、４８の各入力端に接続され、２入力のアンド
回路４７の出力端は３段目のＦＦ４５の端子Ｊ、Ｋに接
続され、３段目のＦＦ４５の出力端ＱＣは３入力のアン
ド回路４８の入力端に接続され、このアンド回路４８の
出力端は４段目のＦＦ４６の端子Ｊ、Ｋに接続され、こ
れらＦＦ４３ないし４６各出力端ＱＡないしＱＯは前記
デコーダ回路３７のデータ入力端に接続されている。
このように構成された本発明におけるゲート信号発生回
路３１の動作を第６図のタイミングチャート図を参照し
て説明する。
路３１の動作を第６図のタイミングチャート図を参照し
て説明する。
リセット端子ＨＲには第６図（ａ）に示すように、デー
タバケットのクロックラン部の前となるリセット信号（
ＨＲで示す）が印加されるので、カウンタ回路３６及び
Ｒ−ＳＦＦ３４はリセットされる。このＲ−ＳＦＦ３４
は反転したスライスデータＳＤの立上がり、つまり第６
図（ｂ）に示すようにスライスデータＳＤのクロックラ
ンの開始部でリセットされ、同図（ｃ）に示すようにハ
イレベルに転移する。
タバケットのクロックラン部の前となるリセット信号（
ＨＲで示す）が印加されるので、カウンタ回路３６及び
Ｒ−ＳＦＦ３４はリセットされる。このＲ−ＳＦＦ３４
は反転したスライスデータＳＤの立上がり、つまり第６
図（ｂ）に示すようにスライスデータＳＤのクロックラ
ンの開始部でリセットされ、同図（ｃ）に示すようにハ
イレベルに転移する。
一方、カウンタ回路３６もリセット信号ＨＲでリセット
された時、デコーダ回路３７の出力であるクロックラン
ゲート出力ＣＲは第６図（ｄ）に示すようにハイレベル
となるので、この入力と、前記Ｒ−ＳＦＦ３４の出力と
が入力されるアンド回路３５は、Ｒ−ＳＦＦ３４がハイ
レベルになった時、第６図（ｅ）に示すようにカウンタ
回路３６のカウントイネーブル端子ＣＥにローレベルの
信号を印加してそのクロック端子ＣＫに入力される同図
（ｆ）に示すクロック信号の計量動作を開始させる。
された時、デコーダ回路３７の出力であるクロックラン
ゲート出力ＣＲは第６図（ｄ）に示すようにハイレベル
となるので、この入力と、前記Ｒ−ＳＦＦ３４の出力と
が入力されるアンド回路３５は、Ｒ−ＳＦＦ３４がハイ
レベルになった時、第６図（ｅ）に示すようにカウンタ
回路３６のカウントイネーブル端子ＣＥにローレベルの
信号を印加してそのクロック端子ＣＫに入力される同図
（ｆ）に示すクロック信号の計量動作を開始させる。
カウンタ回路３６が計数値が進み、任意に定められたデ
ータ、つまりクロック再生に必要な期間に達した時にデ
コーダ回路３７の出力はローレベルとなり、同時にクロ
ックネーブル端子ＣＥがハイレベルとなるのでカウンタ
回路３６は計数動作を停止する。
ータ、つまりクロック再生に必要な期間に達した時にデ
コーダ回路３７の出力はローレベルとなり、同時にクロ
ックネーブル端子ＣＥがハイレベルとなるのでカウンタ
回路３６は計数動作を停止する。
このようにして設定されるクロックゲート期間において
は、ゲート信号発生回路３１に入力されるクロック信号
４／５ｆｓｃの位相が位用比較によって補正するクロッ
ク再生によって次第に（送られてくる）クロックラン部
のクロックの位相と同期するように補正入れるので、ゲ
ート信号発生回路３１のクロックランゲート出力端３８
から出力されるクロックランゲート期間はクロックラン
部に正確に設定されたものとなる。
は、ゲート信号発生回路３１に入力されるクロック信号
４／５ｆｓｃの位相が位用比較によって補正するクロッ
ク再生によって次第に（送られてくる）クロックラン部
のクロックの位相と同期するように補正入れるので、ゲ
ート信号発生回路３１のクロックランゲート出力端３８
から出力されるクロックランゲート期間はクロックラン
部に正確に設定されたものとなる。
従ってこのゲート信号発生回路３１を用いてデータバケ
ットをサンプリングすれば、送られてくる信号に同期し
て正確なデータを取り出すことができる。
ットをサンプリングすれば、送られてくる信号に同期し
て正確なデータを取り出すことができる。
尚、上述の構成において、デコーダ回路３７は、コンパ
レータを用いて構成することもできる。又、カウンタ回
路３６は第５図の回路例に限定されるものでないことを
言うまでもない。
レータを用いて構成することもできる。又、カウンタ回
路３６は第５図の回路例に限定されるものでないことを
言うまでもない。
以上述べたように本発明によれば、データバケット信号
のクロックラン部の開始部分を検知してクロック再生に
必要な期間を設定するクロックランゲート信号発生手段
を備えているので、比較的簡単な構成によって、クロッ
クラン部に正確に同期したクロックを再生可能として引
きつづいて入力されるデータの取り込みを正確に行うこ
とができる。
のクロックラン部の開始部分を検知してクロック再生に
必要な期間を設定するクロックランゲート信号発生手段
を備えているので、比較的簡単な構成によって、クロッ
クラン部に正確に同期したクロックを再生可能として引
きつづいて入力されるデータの取り込みを正確に行うこ
とができる。
第１図はクロック再生回路の構成を示すブロック図、第
２図は従来例のクロック再生回路を示す回路図、第３図
（Ａ）、（Ｂ）は第２図の従来例の動作を説明するため
各部の波形を示すタイミングチャート図、第４図は本発
明におけるゲート信号発生回路の一実施例を示す回路図
、第５図は第４図におけるカウンタ回路の一例を示す回
路図、第６図は第４図の動作を説明するため各部の波形
を示すタイミングチャート図である。 １・・・発振器、２・・・分周器、３・・・位相比較器
、４・・・ゲート回路、３１・・・ゲート信号発生回路
、３２、３３、３５・・・ナンド回路、３６・・・カウ
ンタ回路、３７・・・デコーダ回路。 代理人弁理士 則近憲佑（ほか１名） 第４図 第５図 ３６
２図は従来例のクロック再生回路を示す回路図、第３図
（Ａ）、（Ｂ）は第２図の従来例の動作を説明するため
各部の波形を示すタイミングチャート図、第４図は本発
明におけるゲート信号発生回路の一実施例を示す回路図
、第５図は第４図におけるカウンタ回路の一例を示す回
路図、第６図は第４図の動作を説明するため各部の波形
を示すタイミングチャート図である。 １・・・発振器、２・・・分周器、３・・・位相比較器
、４・・・ゲート回路、３１・・・ゲート信号発生回路
、３２、３３、３５・・・ナンド回路、３６・・・カウ
ンタ回路、３７・・・デコーダ回路。 代理人弁理士 則近憲佑（ほか１名） 第４図 第５図 ３６
Claims (1)
- 【特許請求の範囲】 映像等に関する信号の所定の期間に重畳されるデータ信
号からクロックラン部に引きつづくデータバケット信号
部をサンプリングして取り出すために、前記クロックラ
ン部に同期したクロック信号を再生するゲート期間を設
定する手段を有するクロック再生回路において、 クロックラン部の開始部を検知して信号を出力する手段
と、この手段によって計数する手段を動作させ、設定さ
れた計数値となるまでの期間を検知する手段とを具備す
ることを特徴とするデータ信号取込用クロック再生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024482A JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024482A JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921184A true JPS5921184A (ja) | 1984-02-03 |
| JPH0415677B2 JPH0415677B2 (ja) | 1992-03-18 |
Family
ID=15029579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13024482A Granted JPS5921184A (ja) | 1982-07-28 | 1982-07-28 | デ−タ信号取込用クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008096429A1 (ja) | 2007-02-08 | 2008-08-14 | Glory Ltd. | 分類パターン作成装置、分類パターン作成方法、及び分類パターン作成システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566184A (en) * | 1978-11-13 | 1980-05-19 | Nec Home Electronics Ltd | Clock pulse generator circuit for picture broadcast receiver |
-
1982
- 1982-07-28 JP JP13024482A patent/JPS5921184A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566184A (en) * | 1978-11-13 | 1980-05-19 | Nec Home Electronics Ltd | Clock pulse generator circuit for picture broadcast receiver |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008096429A1 (ja) | 2007-02-08 | 2008-08-14 | Glory Ltd. | 分類パターン作成装置、分類パターン作成方法、及び分類パターン作成システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415677B2 (ja) | 1992-03-18 |
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