KR0165278B1 - 게이트 펄스 발생회로 - Google Patents

게이트 펄스 발생회로 Download PDF

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KR0165278B1
KR0165278B1 KR1019930016184A KR930016184A KR0165278B1 KR 0165278 B1 KR0165278 B1 KR 0165278B1 KR 1019930016184 A KR1019930016184 A KR 1019930016184A KR 930016184 A KR930016184 A KR 930016184A KR 0165278 B1 KR0165278 B1 KR 0165278B1
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Abstract

이 발명은 게이트 펄스 발생회로에 관한 것으로서, 입력되는 복합영상신호에서 동기신호부분을 분리하기 위한 게이트 펄스를 발생시키기 위해서 영상신호의 칼라서브캐리어를 이용하여 입력되는 복합동기신호에 동기되고, 모드에 따라 듀티비가 다른 펄스가 발생되도록 칼라서브캐리어를 카운트하여 소정의 게이트 펄스를 발생시킴으로써, 게이트 펄스 발생회로를 로직회로로 구성할 수가 있어 원칩(ONE-CHIP)으로 집적화가 가능해지는 효과가 있으며, 집적화에 따라 정확도가 높은 펄스신호를 발생시킬 수가 있는 효과가 있어 텔레비젼이나 비데오 테이프 레코더에서와 같이 영상신호를 주기적으로 제어하기 위한 게이트 펄스를 발생시키는 장치에 적용이 가능하다.

Description

게이트 펄스 발생회로
제1도는 종래 기술에 따른 게이트 펄스 발생회로의 블록도.
제2도는 제1도의 블록도에 따른 입/출력 펄스 파형도.
제3도는 이 발명에 따른 게이트 펄스 발생회로의 블록도.
제4도는 제3도에 따른 ½fH주파수 신호 킬러회로의 일실시예를 나타내는 상세회로도.
제5도는 제4도의 상세회로도에 따른 노드별 펄스 파형도.
제6도는 제3도에 따른 기록 게이트 펄스 발생기의 일실시예를 나타내는 상세회로도.
제7도는 제6도의 상세회로도에 따른 노드별 펄스 파형도.
제8도는 제3도에 따른 재생 게이트 펄스 발생기의 일실시예를 나타내는 상세회로도.
제9도는 제8도의 상세회로도에 따른 노드별 펄스 파형도.
제10도는 제3도에 따른 멀티플렉서의 일실시예를 나타내는 상세회로도.
제11도는 제10도의 상세회로도에 따른 입/출력 펄스 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 로직회로 20 : ½fH주파수 신호 킬러회로
30 : 기록 게이트 펄스 발생기 40 : 재생 게이트 펄스 발생기
50 : 멀티 플렉서
41, 43, 46, 47, 49, 52, 53, 61, 63, 64, 66, 82, 84, 101 : 인버터
42, 44, 45, 51, 62, 65, 81, 83, 102, 103, 104 : 낸드 게이트
FF1∼FF2, FF17∼FF18, FF21∼FF22 : D형 플립플롭
FF3-∼FF16 : T형 플립플롭 VR1, VR2 : 가변저항기
R2 : 저항 C1, C2 : 콘덴서
D1 : 다이오드
이 발명은 게이트 펄스 발생회로에 관한 것으로서, 더욱 상세하게는 주기적인 아날로그 신호에서 소정의 주기단위로 신호를 제어하기 위한 게이트 펄스를 발생시키는 회로에 있어서, 모드에 따라 펄스 듀티비가 다른 게이트 펄스를 발생시키기 위한 게이트 펄스 발생 회로에 관한 것이다.
연속적인 아날로그 신호에서 소정의 주기단위로 신호를 분리하여 새로운 신호를 합성하거나, 또는 제거시키는 과정의 신호처리가 필요할 경우가 있다. 이와 같이 소정의 주기에 위치한 신호를 분리시키기 위해선 게이트 펄스가 있어야 한다. 예를 들면, 복합영상신호에서 신호부분의 노이즈를 제거하거나 필요한 신호를 합성하고자 할 경우 연속적인 복합영상신호에서 동기신호를 우선 분리시킨 상태에서 노이즈를 제거한 다음에 분리되었던 동기신호를 재합성하여 정상적인 복합영상신호로 원상복귀시킨다.
왜냐하면, 노이즈성분이 포함되어 있는 복합영상신호에서 노이즈를 감소시키기 위해서 필터를 통과시키면, 비록 노이즈는 감소되지만, 동기신호의 엣지특성이 변형되는 문제점이 발생한다.
따라서, 이와 같은 문제점을 해결하기 위하여 입력되는 복합영상신호에서 동기신호를 분리한 후 필터를 사용하여 노이즈를 제거한 다음 분리되었던 동기신호와 다시 합성시켜서 정상적인 복합영상신호로 복원시킨다. 이와 같이 복합영상신호에서 동기신호 부분만을 분리하기 위해서는 동기신호 게이트 펄스가 필요한 것이다.
또한, 복합영상신호에서 칼라버스트 신호만을 분리시키고자 할 경우에도 칼라버스트 신호의 구간을 포함하는 칼라버스트 게이트 펄스가 반드시 필요하게 된다. 이와 같이 소정의 주기로 신호를 분리시키거나, 제거시킬 필요성이 있을 경우에 게이트 펄스가 필요한 것이다.
제1도는 종래의 기술에 따른 게이트 펄스 발생회로의 블록도를 나타낸 것으로서, 이를 참조하여 게이트 펄스를 발생시키는 과정에 대하여 설명한다.
그리고, 제2도는 제1도의 블록도에 따른 입/출력 파형도이다.
로직회로(10)에 제2도에 도시된 바와 같은 복합동기신호가 입력되고, 다이오드(D1)와 저항(R2)를 경유하여 콘트롤 신호가 입력될 경우 콘트롤 신호의 상태에 따라 게이트 펄스 출력단에는 듀티비가 다른 펄스가 발생된다. 가변저항(VR1)과 콘덴서(C1)에 의해서 폴링엣지가 결정되고, 가변저항(VR2)과 콘덴서(C2)에 의해서 라이징엣지가 결정되는 제2도에 도시된 바와 같은 펄스가 출력된다. 즉, 콘트롤 신호에 따라 라이징 엣지의 시점이 조절되는 펄스신호를 발생시킨다.
이와 같은 게이트 펄스 발생회로는 로직회로(10)와 가변저항(VR1, VR2) 및 콘덴서(C1, C2)로 구성되는 모노 멀티바이브레이터 회로를 구성하여 입력되는 복합동기신호의 트리거링 동작에 의해서 펄스신호가 발생된다. 즉, 펄스신호의 폴링엣지 및 라이징 엣지의 시점은 가변저항 (VR1, VR2)에 의해서 조절되며, 콘트롤 신호의 하이상태 또는 로우상태에 따라 콘덴서(C2)의 시정수가 변동하여 라이징엣지의 시점이 두가지의 모드로 된다. 예를 들어, 비데오 테이프 레코더에서는 기록모드와 재생모드의 두가지 모드로 구분되며, 기록모드와 재생모드용 게이트 펄스의 듀티비가 다른 게이트 펄스가 발생된다.
이와 같은 게이트 펄스 발생회로에서는 게이트 펄스의 듀티비를 조절하기 위하여 가변저항기와 콘덴서를 사용함에 따라 집적화가 불가능한 문제점과, 가변저항기를 수작업으로 조절함에 따라 폴링엣지와 라이징엣지의 시점이 정확치 못한 게이트 펄스가 발생되는 문제점이 있다.
이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 입력되는 복합영상신호에서 동기신호부분을 분리하기 위한 게이트 펄스를 발생시키기 위해서 영상신호의 칼라서브 캐리어를 이용하여 입력되는 복합동기신호에 동기되고, 모드에 따라 듀티비가 다른 펄스를 발생시키는 게이트 펄스 발생회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명은 따른 게이트 펄스 발생회로의 특징은 주기적인 아날로그 신호에서 소정의 주기로 신호를 제어하기 위한 게이트용 펄스 발생회로에 있어서, 입력되는 복합동기신호에서 분리한 제1수평동기신호와 분리된 상기 제1수평동기신호에 동기되고 펄스 듀티비를 변경시킨 제2수평동기신호를 발생시키는 ½fH주파수 신호 킬러회로와, 입력되는 복합동기신호를 반전시킨 펄스와 입력되는 제1수평동기신호에 동기되고 듀티비를 변경시킨 펄스를 앤드게이트시켜 기록용 게이트 펄스를 발생시키는 기록 게이트 펄스 발생기와, 입력되는 칼라서브캐리어를 이용하여 입력되는 복합동기신호에서 듀티비를 변화시킨 펄스와 상기 기록 게이트 펄스 발생기에서 입력되는 기록 게이트 펄스를 앤드게이트시켜서 재생용 게이트 펄스를 발생시키는 재생 게이트 펄스 발생기와, 상기 기록 펄스 발생기에서 입력되는 기록용 게이트 펄스와 상기 재생 게이트 펄스 발생기에서 입력되는 재생용 게이트 펄스를 선택하여 각 모드별 게이트 펄스를 출력시키는 멀티플렉서로 구성된 점에 있다.
이하, 이 발명에 따른 게이트 펄스 발생회로의 바람직한 하나의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
제3도에 도시된 바와 같은 게이트 펄스 발생회로의 블록도를 참조하여 설명하면 다음과 같다.
½fH주파수 신호 킬러회로(20)의 입력단에는 복합동기신호와 칼라서브캐리어가 각각 입력되며, 제1수평동기신호(HSYNC) 출력단과 제2수평동기신호(HSUNC1) 출력단은 기록 게이트 펄스 발생기(30)의 제1 입력단과 제2입력단에 각각 연결된다. 기록 게이트 펄스 발생기(30)의 제3입력단에는 칼라서브캐리어가 입력되고, 출력단은 재생 게이트 펄스 발생기(40)의 제1입력단과 멀티플렉서(50)의 제1입력단에 연결된다. 재생 게이트 펄스 발생기(40)의 제2입력단에는 칼라서브캐리어가 입력되고, 출력단은 멀티플렉서(50)의 제2입력단에 연결된다. 또한, 멀티플렉서(50)의 출력단은 각 모드별 게이트 펄스를 출력한다.
제3도를 참조하면, ½fH주파수 신호 킬러회로(20)는 입력되는 칼라서브캐리어를 이용하여 입력되는 복합동기신호의 수직동기신호부분에 위치하는 ½fH주파수 성분을 제거시킨 제1수평동기신호(HSYNC)와 상기 제1수평동기신호와 동기되면서 소정의 듀티를 갖는 제2수평동기신호 (HSYNC1)를 발생시켜서 기록 게이트 펄스 발생기(30)로 각각 출력시킨다. 그리고, 기록 게이트 펄스 발생기(30)는 ½fH주파수 신호 킬러회로(30)에서 입력되는 제1수평동기신호(HSYNC)및 제2수평동기신호(HSYNC1)를 기준으로 하고 입력되는 칼라서브캐리어를 이용하여 소정의 듀티를 갖는 기록 게이트 펄스를 발생시켜 재생 게이트 펄스 발생기(40)로 출력시키는 한편, 멀티플렉서(50)로도 출력시킨다.
또한, 재생 게이트 펄스 발생기(40)는 입력되는 칼라서브캐리어를 이용하여 기록 게이트 펄스 발생기(30)로부터 입력되는 기록 게이트 펄스에서 듀티비를 변화시킨 상태의 재생 게이트 펄스를 발생시켜서 멀티플렉서(50)로 출력시킨다. 그리고, 멀티플렉서(50)는 모드에 따라 기록 게이트 펄스와 재생 게이트 펄스를 선택하여 선택된 게이트 펄스를 출력시킨다.
제3도에 도시된 게이트 펄스 발생회로의 블록도에 나타난 ½fH주파수 신호 킬러회로의 일실시예를 나타내는 상세회로도인 제4도를 참조하여 상세하게 설명을 하면 다음과 같다.
입력되는 복합동기신호는 인버터(41)에 입력되고, 인버터(41)의 출력단은 낸드게이트(42)의 제2입력단에 연결된다. 낸드게이트(42)의 제1입력단은 인버터(46)에서 출력되는 제1수평동기신호가 입력되며, 출력단은 D형 플립플롭(FF1)의 입력단(D)에 연결됨과 동시에 낸드게이트(44)의 제1입력단에 연결된다. D형 플립플롭(FF1)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되고, 출력단(Q)은 D형 플립플롭(FF2)의 입력단(D)에 연결된다.
그리고, D형 플립플롭(FF2)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되며, 출력단(Q)은 인버터(43)의 입력단에 연결된다. 인버터(43)의 출력단은 낸드게이트(44)의 제2입력단에 연결된다. 낸드게이트(44)의 출력단은 인버터(47)의 입력단과 낸드게이트(45)의 제1입력단에 연결된다. 인버터(47)의 출력단은 제2수평동기신호를 출력시킨다. 낸드게이트(45)의 출력단은 인버터(46)의 입력단과 낸드게이트(49)의 제1입력단에 연결된다. 인버터(46)의 출력단은 제1수평동기신호를 출력시킨다. 그리고, T형 플립플롭(FF3∼FF11)이 9단으로 구성된 카운터에서 플립플롭(FF3)의 클럭단(CK)은 입력되는 칼라서브캐리어가 연결되고, 리세트단(R)은 인버터(50)의 출력단과 연결되며, 출력단(Q)은 제2단 플립플롭(FF2)의 클럭단(CK)에 연결된다. 그리고, 제2단 플립플롭(FF4)에서 제8단 플립플롭(FF11)까지의 리세트단(R)은 인버터(50)의 출력단에 연결되고, 각 플립플롭의 출력단은 다음단의 클럭단(CK)에 연결된다. 마지막 제9단 플립플롭(FF11)의 리세트단(R)은 인버터(50)의 출력단에 연결되고, 출력단(Q)은 인버터(48)은 입력단에 연결된다. 인버터(48)의 출력단은 낸드게이트(49)의 제2입력단에 연결되고, 출력단은 낸드게이트(45)의 제2입력단과 인버터(51)의 입력단에 연결된다. 인버터(51)의 출력단은 인버터(50)의 입력단에 연결된다.
그리고, 제5도는 제4도의 상세회로도에 따른 각 노드별 파형도이다.
제5도에 도시된 파형을 참조하여 제4도를 설명하면, 복합동기신호가 인버터(41)에 입력되면, 인버터(41)에서는 입력되는 복합동기신호를 반전시켜서 낸드게이트(42)로 출력시킨다. 낸드게이트(42)는 인버터(46)의 출력단으로부터 입력되는 제1수평동기신호와 인버터(42)에서 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 제5도의 d와 같은 펄스를 발생시켜서 D형 플립플롭(FF1)의 입력단(D)과 낸드게이트(44)의 제1입력단으로 출력시킨다.
그리고, D형 플립플롭(FF1)은 입력되는 칼라서브캐리어(예를 들어, 4.43MHz일 경우)를 클럭신호로 사용함에 따라 입력단(D)으로 입력되는 제5도의 d와 같은 펄스를 칼라서브캐리어의 주기만큼 지연시켜서 출력단(Q)을 통해서 D형 플립플롭(FF2)의 입력단(D)으로 출력시킨다. 또한, D형 플립플롭(FF2)도 입력단(D)으로 입력되는 펄스를 칼라서브캐리어의 주기만큼 지연시켜서 출력단(Q)을 통해서 제5도의 d와 같은 형을 454ms 지연시켜서 제5도의 e와 같은 펄스를 인버터(43)로 출력시킨다.
그리고, 인버터(43)는 입력되는 펄스를 반전시켜서 낸드게이트(44)의 제2입력단으로 출력시킨다. 낸드게이트(44)는 낸드게이트(42)에서 출력되는 펄스와 인버터(43)에서 출력되는 펄스에서 모두 하이상태엔 구간에서만 로우상태로 되는 제5도의 a와 같은 펄스를 발생시켜서 인버터(47)의 입력단과 낸드게이트(45)의 제1입력단으로 출력시킨다. 인버터(47)는 낸드게이트(44)로부터 입력되는 펄스를 반전시켜서 제2수평동기신호(HSYNC1)를 출력시킨다. 그리고, 9개의 T형 플립플롭(FF3∼FF11)으로 구성된 카운터는 인버터(50)에서 출력되는 펄스를 리세트신호로 이용함으로써, 입력되는 칼라서브캐리어를 512(29) 분주한 제5도의 g와 같은 펄스를 발생시킨다. 인버터(48)는 제5도의 g와 같은 펄스를 반전시켜 낸드게이트(49)의 제2입력단으로 출력시킨다.
그리고, 낸드게이트(45)는 낸드게이트(44)로부터 입력되는 제5도 a와 같은 펄스와 낸드게이트(49)로부터 입력되는 제5도의 f와 같은 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 제5도의 b와 같은 펄스를 발생시킨다. 그리고, 낸드게이트(49)는 낸드게이트(45)로부터 입력되는 펄스와 인버터(48)로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 제5도의 f와 같은 펄스를 발생시킨다. 그리고, 인버터(46)는 낸드게이트(45)로부터 입력되는 펄스를 반전시켜서 제5도에 도시된 제1수평동기신호(HSYNC)를 발생시켜서 출력시킨다.
상기와 같이 ½fH주파수 신호 킬러회로(20)에서는 복합동기신호에서 수직동기신호구간에 존재하는 ½fH주파수 성분이 제거된 제1수평동기신호(HSYNC)와 상기 제1수평동기신호에 동기되면서 소정의 듀티를 갖는 제2수평동기신호(HSYNC1)를 발생시켜서 제3도에 도시된 바와 같이 기록 게이트 펄스 발생기(30)의 입력단으로 출력시킨다.
그리고, 제3도에 도시된 게이트 펄스 발생회로의 블록도에 나타난 기록 게이트 펄스 발생기의 일실시예를 나타낸 상세회로도인 제6도를 참조하여 상세한 동작을 설명하면 다음과 같다.
제3도에 도시된 바와 같이 ½fH주파수 신호 킬러회로로부터 입력되는 제1수평동기신호는 인버터(61)의 입력단으로 입력되고, 출력단은 T형 플립플롭(FF12∽FF16)과 D형 플립플롭(FF17)의 리세트단(R)에 연결된다. 그리고, T형 플립플롭(FF12)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되고, 출력단(Q)은 T형 플립플롭(FF13)의 클럭단(CK)에 연결된다. T형 플립플롭(FF13∼FF15)의 출력단(Q)은 각각 다음단의 클럭단(CK)에 연결되며, T형 플립플롭(FF14)의 출력단(Q)은 한편으로 낸드게이트(62)의 제2입력단에 연결된다.
그리고, T형 플립플롭(FF16)의 출력단(Q)은 낸드게이트(62)의 제1입력단에 연결된다. 낸드게이트(62)의 출력단은 인버터(63)의 입력단에 연결되며, 출력단은 T형 플립플롭(FF17)의 입력단(D)에 연결된다. D형 플립플롭(FF17)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되며, 반전출력단()은 D형 플립플롭(FF18)의 클럭단(CK)엔 연결된다. 또한, D형 플립플롭(FF18)의 입력단(D)은 전원(B+)단이 연결되고, 리세트단(R)은 제3도에 도시된 바와 같이 ½fH주파수 신호 킬러회로(20)로부터 입력되는 제2수평동기신호가 입력되며, 반전출력단(Q)은 낸드게이트(65)의 제1입력단에 연결된다. 그리고, 입력되는 복합동기신호는 인버터(64)에서 반전되어 낸드게이트(65)의 제2입력단으로 입력된다. 낸드게이트(65)의 출력단은 인버터(65)의 입력단에 연결되며 인버터(65)는 기록 게이트 펄스를 발생시켜 제3도에 도시된 바와 같이 재생 게이트 펄스 발생기(40)와 멀티플렉서(50)의 각 입력단으로 출력시킨다.
그리고, 제7도는 제6도의 상세회로도에 따른 각 노드별 파형도이다.
제7도에 도시된 파형을 참조하여 제6도를 설명하면, 제1수평동기신호는 인버터(61)에서 반전시켜서 T형 플립플롭(FF12∼FF16)과 D형 플립플롭(FF17)의 리세트 신호로 이용된다. 낸드게이트(62)는 입력되는 칼라서브캐리어를 T형 플립플롭(FF12∼FF14)으로 구성된 카운터에 의해서 제7도의 FF14(Q)와 같이 8분주시킨 펄스와, T형 플립플롭(FF12∼FF16)으로 구성시킨 카운터에 의해서 제7도의 FF16(Q)와 같이 32분주시킨 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시킨다. 인버터(63)는 낸드게이트(62)로부터 입력되는 펄스를 반전시켜서 제7도에 도시된 인버터(63)출력 파형과 같은 펄스를 발생시킨다. 그리고, D형 플립플롭(FF17)은 칼라서브캐리어를 클럭신호로 사용함으로써, 인버터 (63)로부터 입력단(D)으로 입력되는 펄스신호를 칼라서브캐리어의 주기만큼 지연시키고, 반전출력단()으로 반전시켜서 D형 플립플롭(FF17)의 클럭신호로 출력시킨다. D형 플립플롭(FF17)의 반전출력단()은 제7도에 도시된 바와 같이 제2 수평동기신호의 라이징엣지에서 하이상태로 된 후 제2수평동기신호의 폴링엣지가 나타난 후, D형 플립프롭(FF17)으로부터 입력되는 클럭신호의 폴링엣지에서 로우상태로 반전되는 제7도의 FF18()와 같은 펄스를 발생시킨다. 그리고, 낸드게이트(65)는 입력되는 복합동기신호가 인버터(64)에서 반전된 상태의 펄스와 D형 플립플롭(FF18)의 반전출력단()으로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시켜서 인버터(66)의 입력단으로 출력시킨다. 인버터(66)는 낸드게이트(65)로부터 입력되는 펄스신호를 반전시켜 기록 게이트 펄스를 발생시켜서 제3도에 도시된 바와 같이 재생 게이트 펄스 발생기(40)와 멀티플렉서(50)로 출력시킨다.
그리고, 제3도에 도시된 게이트 펄스 발생회로의 블록도에 나타난 재생 게이트 펄스 발생기의 일실시예를 나타난 상세회로도인 제8도를 참조하여 상세한 동작을 설명하면 다음과 같다.
입력되는 복합동기신호는 T형 플립플롭(FF19, FF20)과 D형 플립플롭(FF21, FF22)의 리세트 신호로 입력되고, T형 플립플롭(FF19)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되며, 출력단(Q)은 T형 플립플롭(FF20)의 클럭단(CK)과 낸드게이트(81)의 제2입력단에 연결된다. T형 플립플롭(FF20)의 출력단(Q)은 낸드게이트(81)의 제1입력단에 연결된다. 낸드게이트(81)의 출력단은 인버터(82)의 입력단에 연결되고, 출력단은 D형 플립플롭(FF21)의 입력단(D)에 연결된다. D형 플립플롭(FF21)의 클럭단(CK)에는 입력되는 칼라서브캐리어가 입력되며, 반전출력단()은 D형 플립플롭(FF22)의 클럭단(CK)에 연결된다. 그리고, D형 플립플롭(FF22)의 입력단(D)은 전원(B+)단에 연결되며, 출력단(Q)은 낸드게이트(83)의 제1입력단에 연결된다. 그리고, 낸드게이트(83)의 제2입력단은 제3도에 도시된 바와 같이 기록 게이트 발생기(40)로부터 입력되는 기록 게이트 펄스가 입력되며, 출력단은 인버터(84)의 입력단에 연결된다. 그리고, 인버터(84)는 재생 게이트 펄스를 발생시켜서 제3도에 도시된 바와 같이 멀티플렉서(50)로 출력시킨다.
그리고, 제9도는 제8도의 상세회로도에 따른 각 노드별 파형도이다.
제9도에 도시된 파형을 참조하여 제8도를 설명하면, 복합동기신호는 T형 플립플롭(FF19∼FF20)과 D형 플립플롭(FF21, FF22)의 리세트 신호로 입력된다. 낸드게이트(81)는 입력되는 칼라서브캐리어를 T형 플립플롭(FF19)으로 제9도의 FF19(Q)와 같은 파형으로 2분주시킨 펄스와 T형 플립플롭(FF19,FF20)으로 제9도의 FF20(Q)과 같은 파형으로 4분주시킨 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시킨 후 인버터(82)로 반전시켜 제9도의 인버터(82) 출력 파형과 같은 펄스를 발생시킨다. 즉, 인버터(82)의 출력펄스는 입력되는 복합동기신호에서 폴링엣지 이후에 칼라서브캐리어의 세번째 폴링엣지에서 로우상태가 되고, 네번째 폴링엣지에서 하이상태가 되며, 다시 일곱번째 폴링엣지에서 로우상태의 순서로 반복되는 펄스를 발생시킨다. 그리고, D형 플립플롭(FF21)은 인버터(82)로부터 입력되는 펄스를 칼라서브캐리어의 주기만큼 지연시키고 반전출력단()을 통해서 반전시켜서 D형 플립플롭(FF22)의 클럭신호로 입력된다. 또한, D형 플립플롭(FF22)은 리세트단으로 입력되는 복합동기신호의 라이징엣지에서 로우상태로 된 후 폴링엣지 이후에 D형 플립플롭(FF21) 반전출력단()으로부터 입력되는 펄스의 첫번째 폴링엣지에서 하이상태로 반전되는 제9도에 도시된 FF22(Q)와 같은 파형의 펄스를 발생시켜서 낸드게이트(83)의 제1입력단으로 출력시킨다. 그리고, 낸드게이트(83)는 D형 플립플롭(FF22)의 출력단(Q)으로부터 입력되는 펄스와 제3도에 도시된 바와 같이 기록 게이트 발생기(30)로부터 입력되는 기록 게이트 펄스에서 모두 하이상태의 구간에서만 로우상태로 되는 펄스를 발생시켜서 인버터(84)의 입력단으로 출력시킨다. 또한, 인버터(84)는 낸드게이트(83)로부터 입력되는 펄스신호를 반전시켜 제9도에 도시된 재생 게이트 펄스를 발생시켜서 제3도에 도시된 바와 같이 멀티플렉서(50)로 출력시킨다.
그리고, 제3도에 도시된 게이트 펄스발생 회로의 블록도에 나타난 멀티플렉서의 일실시예를 나타내는 상세회로도인 제10도를 참조하여 상세한 동작을 설명하면 다음과 같다.
인버터(101)의 입력단에는 선택신호 (S)가 입력되고, 출력단은 낸드게이트(102)의 제2입력단에 연결된다. 낸드게이트(102)의 제1입력단에는 입력되는 기록 게이트 펄스가 입력되고, 출력단은 낸드게이트(104)의 제1입력단에 연결된다. 또한, 낸드게이트(103)의 제1입력단에는 재생 게이트 펄스가 입력되고, 제2입력단에는 선택신호(S)가 입력되며, 출력단은 낸드게이트(104)의 제2입력단에 연결된다. 낸드게이트(104)의 출력단은 제3도에 도시된 바와 같이 게이트 펄스의 최종 출력단이다.
그리고, 제11도는 제10도의 상세회로도에 따른 각 노드별 파형도이다.
제3도에 도시된 바와 같이 기록 게이트 펄스 발생기(30)로부터 입력되는 기록 게이트 펄스는 낸드게이트(102)의 제1입력단으로 입력되고, 재생 게이트 펄스 발생기(40)로부터 입력되는 재생 게이트 펄스는 낸드게이트(103)의 제1입력단으로 입력된다. 또한, 기록 게이트 펄스와 재생 게이트 펄스를 선택하는 선택신호(S)는 낸드게이트(103)의 제2입력단으로 입력되는 한편, 인버터(101)에서 반전시켜서 낸드게이트(102)의 제2입력단으로 입력된다. 낸드게이트(102)는 입력되는 기록 게이트 펄스와 반전된 선택신호에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시켜서 낸드게이트(104)의 제1입력단으로 출력시킨다. 그리고, 낸드게이트(103)는 입력되는 재생 게이트 펄스와 입력되는 선택신호(S)에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시켜서 낸드게이트(104)의 제2입력단으로 출력시킨다. 낸드게이트(104)는 낸드게이트(102)로부터 입력되는 펄스와 낸드게이트(103)로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 제11도에 도시된 바와 같은 게이트 펄스를 발생시켜서 출력단으로 출력시킨다. 즉, 선택신호의 하이 또는 로우상태에 따라 기록 게이트 펄스나 재생 게이트 펄스를 선택하여 출력단으로 출력시킨다.
이상에서와 같이 이 발명에 따른 게이트 펄스 발생회로에 의하면, 칼라서브캐리어를 이용하여 복합동기신호의 수직동기신호 구간에 위치하는 ½fH주파수 신호가 제거된 제1수평동기신호와 제2수평동기신호를 발생시킨 다음, 칼라서브캐리어와 복합동기신호를 이용하여 상기 제1수평동기신호와 동기가 되고 소정의 듀티를 갖는 기록 게이트 펄스를 발생시키며, 또한 칼라서브캐리어를 이용하여 복합동기신호와 동기되고 듀티비가 다른 펄스를 발생시킨 다음, 상기 기록 게이트 펄스와 논리조합을 통하여 소정의 듀티를 갖는 재생 게이트 펄스를 발생시켜서 동작모드에 따라 기록 게이트 펄스나 재생 게이트 펄스를 선택하여 각 동작모드에 적합한 게이트 펄스를 발생시킴으로써, 게이트 펄스 발생회로를 로직회로로 구성할 수가 있어 원칩(ONC-CHIP)으로 집적화가 가능해지는 효과가 있다. 또한, 가변저항기로 펄스의 듀티를 조절할 필요가 없기 때문에 정확한 펄스신호를 발생시킬 수가 있는 효과와, 가변저항기나 콘덴서를 외부회로로 사용할 필요가 없으므로 자재비의 절감효과가 있다.
비록, 이 발명이 첨부도면을 참조하여 설명되었을지라도 이 발명은 이에 한정되는 것이 아니라 하기의 특허청구범위를 벗어나지 않는 한도내에서 많은 변경 또는 수정이 있을 수도 있다.

Claims (5)

  1. 주기적인 아날로그신호에서 소정의 주기로 신호를 제어하기 위한 게이트용 펄스를 발생시키는 회로에 있어서, 입력되는 복합동기신호에서 수직동기신호의 구간에 존재하는 특정 펄스 성분을 제거시킨 제1수평동기신호와 상기제1수평동기신호에서 듀티비를 변경시킨 제2수평동기신호를 발생시키는, ½fH주파수 신호 킬러회로와; 입력되는 복합동기신호를 반전시킨 펄스와 상기 제2수평동기신호를 이용하여 상기 제1수평동기신호의 듀티비를 변경시킨 펄스를 앤드게이트시켜 기록용 게이트 펄스를 발생시키는 기록 게이트 펄스 발생기와; 입력되는 칼라서브캐리어를 이용하여 입력되는 복합동기신호의 듀티비를 변경시킨 펄스와 상기 기록 게이트 펄스 발생기로부터 입력되는 기록 게이트 펄스를 앤드게이트시켜 재생용 게이트 펄스를 발생시키는 재생 게이트 펄스 발생기와; 상기 기록 펄스 발생기로부터 입력되는 기록용 게이트 펄스와 상기 재생 게이트 펄스 발생기로부터 입력되는 재생용 게이트 펄스를 선택신호에 따라 게이트 펄스를 선택하여 출력시키는 멀티플렉서로 구성된 게이트 펄스 발생회로.
  2. 제1항에 있어서, 상기 ½fH주파수 신호 킬러회로는, 입력되는 복합동기신호를 반전시킨 펄스와 출력단으로 출력되는 제1수평동기신호에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시키는 제1로직회로와; 입력되는 칼라서브캐리어를 이용하여 상기 제1로직회로로부터 입력되는 펄스가 소정의 시간동안 지연되도록 복수개의 플립플롭으로 구성된 제2로직회로와; 상기 제2로직회로에서 출력되는 펄스를 반전시킨 펄스와 상기 제1로직회로로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시키는 제3로직회로와; 상기 제3로직회로에서 입력되는 펄스를 인버터(47)로 반전시켜서 제2수평동기신호를 출력시키는 제4로직회로와; 상기 제3로직회로에서 입력되는 펄스와 출력단으로 출력되는 제1수평동기신호에서 반전된 상태의 파형으로 된 소정의 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시켜 반전시킨 후 제1수평동기신호로 출력하는 제5로직회로와; 상기 제1수평동기신호에서 반전된 상태의 파형으로 된 소정의 펄스를 짝수개의 인버터를 사용하여 소정의 시간동안 지연시킨 펄스를 리세트신호로 이용하여 입력되는 칼라서브캐리어를 분주시키도록 복수개의 플립플롭으로 구성된 제6로직회로와; 상기 제6로직회로에서 분주시켜 발생시킨 펄스를 다시 반전시킨 펄스와 상기 제5로직회로에서 출력되는 제1수평동기신호와 반전된 상태의 파형으로 된 소정의 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시켜 상기 제5로직회로로 출력시키는 제7로직회로와; 상기 제7로직회로로부터 입력되는 펄스를 짝수개의 인버터를 사용하여 지연시킨 펄스를 상기 제6로직회의 리세트 신호로 출력시키는 제8로직회로로 구성된 게이트 펄스 발생회로.
  3. 제1항에 있어서, 상기 기록 게이트 펄스 발생기는, 입력되는 제1수평동기신호를 인버터로 반전시킨 펄스를 각 단 플립플롭의 리세트신호로 이용하여 입력되는 칼라서브캐리어를 분주시키도록 복수개의 플립플롭으로 구성된 제9로직회로와; 입력되는 제1수평동기신호를 인버터로 반전시킨 펄스를 각 단 플립플롭의 리세트신호로 이용하여 상기 제9로직회로에서 출력되는 펄스를 분주시키도록 복수개의 플립플롭으로 구성된 제10로직회로와; 상기 제9로직회로부터 입력되는 펄스와 상기 제10로직회로로부터 입력되는 펄스를 낸드게이트(62)로 모두 하이상태 구간에서만 로우상태로 되는 펄스를 발생시킨 후 인버터로 반전시켜 출력시키는 제11로직회로와; 입력되는 제1수평동기신호를 인버터로 반전시킨 펄스를 플립플롭의 리세트 신호로 이용하고 입력되는 칼라서브캐리어를 이용하여 상기 제11로직회로로부터 입력되는 펄스를 지연시키고 반전시킨 상태의 펄스를 발생시키도록 플립플롭으로 구성된 제12로직회로와; 입력되는 제2수평동기신호를 플립플롭의 리세트 신호로 이용하여 상기 제2수평동기신호의 라이징엣지에서 하이상태를 유지하다가 상기 제2수평동기신호의 폴링엣지 이후에 상기 제12로직회로에서 입력되는 펄스의 첫번째 폴링엣지에서 로우상태로 반전되는 펄스를 발생시키도록 플립플롭으로 구성된 제13로직회로와; 입력되는 복합동기신호를 인버터로 반전시킨 펄스와 상기 제13로직회로로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시킨 후 반전시켜 기록 게이트 펄스로 출력시키는 제14로직회로로 구성된 게이트 펄스 발생회로.
  4. 제1항에 있어서, 상기 재생 게이트 펄스 발생기는, 입력되는 복합동기신호를 플립플롭의 리세트 신호로 이용하여 입력되는 칼라서브캐리어를 분주시키도록 플립플롭으로 구성된 제15로직회로와; 입력되는 복합동기신호를 플립플롭의 리세트 신호로 이용하여 상기 제15로직회로로부터 입력되는 펄스를 분주시키도록 플립플롭으로 구성된 제16로직회로와; 상기 제15로직회로와 상기 제16로직회로로부터 입력되는 펄스에서 모두 하이상태인 구간에서만 로우상태로 되는 펄스를 발생시킨 후 반전시켜 출력시키는 제17로직회로와; 입력되는 복합동기신호를 플립플롭의 리세트 신호로 이용하여 상기 제17로직회로로부터 입력되는 펄스를 입력되는 칼라서브캐리어를 이용하여 지연시키고 반전된 상태로 출력시키도록 플립플롭으로 구성된 제18로직회로와; 입력되는 복합동기신호를 플립플롭의 리세트 신호로 이용하여 상기 복합동기신호의 라이징엣지에서 로우상태로 유지되다가 상기 복합동기신호의 폴링엣지 이후에 상기 제18로직회로에서 입력되는 펄스의 폴링엣지에서 하이상태로 반전되는 펄스를 발생시키도록 플립플롭으로 구성된 제19로직회로와; 상기 제19로직회로에서 입력되는 펄스와 입력되는 기록 게이트 펄스에서 모두 하이상태인 구간에서만 로우상태가 되는 펄스를 발생시킨 후에 반전시켜서 재생 게이트 펄스로 출력시키는 제20로직회로로 구성된 게이트 펄스 발생회로.
  5. 제1항에 있어서, 상기 멀티플렉서는, 입력되는 선택신호가 하이상태이면 입력되는 기록 게이트 펄스가 선택되어 출력되고, 로우상태이면 입력되는 재생 게이트 펄스가 선택되어 출력되도록 복수개의 낸드게이트와 인버터로 구성된 게이트 펄스 발생회로.
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