JPS59208964A - クロツク抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はクロック抽出回路に関するもので、特に４相Ｐ
ＳＫ変調されたディジタル信号を同期検波方式で復調し
たデータピントに同期したクロックを抽出するクロック
抽出回路に関するものである。

〔発明の背景〕

ディジタル伝送では、受信側で正確にデータをとらえる
ためには、データに同期したクロックを抽出する必要が
ある。４相ｐＳＫ信号では、ディジタルデータはノンリ
ターン・ツー・ゼロ形式（ＮＲＺ形式）であるため、デ
ータ中からのクロック抽出は必ずしも可能であるとは言
えない。

しかｌ−、データ伝送中は、信号の極性変化点が適当に
存在し、また、通常は同期信号が一定の間隔で挿入され
るため、これ等の信号の極性変化点をとらえて、データ
に同期したクロックを抽出することができる。

＠１図は信号中の極性変化点より復調クロつ・りを抽出
する回路の従来例を示し、第２図はその回路各部の信号
波形を示す。

卯、１図において、４相ｐＳＫ復調信号の入力端子１に
接続された２段のシフトレジスタ２は、基準クロック発
生器６からクロックを受けてシフト動作を行う。このシ
フトレジスタ２の各段の出力側は排他的論理和回路（以
下、Ｅｘ−０１？ゲートと称す）４の入力側に接続され
ている。

上記基準クロック発生器３とＥｘ　−ＯＲゲート４の出
力側は、分周器５の入力側にこの分周器の出力側はＤ−
ＦＦ（フリップフロップ）６と復調クロック出力端子８
に接続されている。

また、上記Ｄ−ＦＦ６の入力側には前記シフトレジスタ
２の１段目の出力側が接続され、該Ｄ−ＦＦ　６の出力
側はディジタル信号出力端子７に接続されている。

４相ＰＳＫ復調器（以下、復調器と称す）により同期検
波方式で復調さ、１１だ復調ディジタル信号（以下、復
調信号と略称する）は、原ディジタル信号の２ビツト毎
にその各々に対応した２組のディジタル信号となる。第
１図の例ではこの内一方の信号についてのみ示しである
。

入力端子１に入力された復調器（図示せず）からの復調
信号は２段のシフトレジスタ２に入力される。ここでは
、このディジタル信号波形は第２図α）に示すような”
・・・１００１・・・”の信号とする。

シフトレジスタ２は、基準クロック発生器３より供給さ
れるシフトクロックでシフトされる。

本例では、前記のクロックは４相ＰＳＫ復調信号の最大
くり返し周波数の１６倍即ち、原ディジタル信号のビッ
トレートの４倍の周波数であり、第２図ｂ）に示すよう
な信号である。

シフトレジスタ２の各段の出力は、それツレ第２図Ｃ）
、ｄ）に示すようになり、Ｅｘ−ＯＲゲート４に入力さ
れる。これにより、第２図Ｃ）に示すエツジパルスがＥ
ｘ　−ＯＲゲート４より出力される。

一方、分周器５は、基準クロックを８分周する分周器で
あり、Ｅｘ　−ＯＲゲート４からのエツジパルスｅＫよ
りリセットされ、基準クロック発生器から供給されるク
ロックｈを８分周する。

従って、分周器５の出力は第２図ｆ）に示されるよう外
、シフトレジスタ２の１段目の出力データ信号に同期し
たクロックとなり、復調クロックとして、復調クロック
出力端子８より出力さ第１る。

また、上記シフトレジスタ２の１段目の出力ＣはＤ−Ｆ
Ｆ６に入力される。一方、Ｊ）−ＦＦ６のクロックとし
ては、分周器５の復調クロックｆが供給されているので
、正しくストローブされて、第２図、！７）に示すよう
なディジタル信号が出力端子７から出力される。

ところが、このような、従来方式の復調クロック抽出回
路では、信号中の雑音により、入力端子１に入力された
４相ＰＳＫ復調器からの信号変化点が第２図α）の破線
で示したように変動すると、シフトレジスタ２の各段出
力は、第２図ｃ）、ｄ）に破線で示したようになる。

従って、Ｅｘ　−ＯＲゲート４より出力されるエツジパ
ルスも第２図ｅ）の破線で示したように変動する。この
変動したエツジパルスＣによりリセットされる分周器５
の復調クロックも、第２図ｆ）の破線で示すように変動
し、クロック数の増加という現象を生ずることとなる。

このように、受信信号の雑音によって復調クロック数に
増加を生じると、分周器５からの復調クロックでＤ−Ｆ
Ｆ６によりストローブされたデータは第２図ｇ）の破線
で示すように、゛・・１０００１・・・”の如く”０”
が１ビツト増加したようになり、以後の各ビットが１ビ
ツトずつずれを生じる。つまり、バースト誤りを生じる
ことになる。

従って、このような従来方式のクロック抽出回路では、
信号中の雑音により、復調クロックにクロック数の増加
あるいは欠落を生じ易く、受信データに大きなバースト
誤りを生じ易いという欠点がある。

〔発明の目的〕

本発明は前述の欠点を除去するために外されたものであ
り、その目的は受信信号中の雑音に対しても安定に正し
い数の復調クロックを４相ＰＳＫ復調信号から抽出する
ことが可能なりロック抽出回路を提供することにある。

〔発明の概要〕

本発明は、つぎのよ５な技術上の考察に基づいてなされ
たものである。

（１）　　前述した如く、４相ＰＳＫ変調信号を同期検
波方式で復調する場合、復調器出力は原ディジタル信号
の２ビツト毎に、それぞれめビットに対応した２つの出
力となる。この２つの出力の組合せは、”００”、”０
１”、”１０・。

”１１・の４種であり、それぞれ４相ＰＳＫ変調信号の
４種の位相に対応している。

（２）　　原ディジタル信号の２ビツトの４種の組合わ
せと、４相ＰＳＫ変調信号の４種の位相との対応は、通
常、”００”を位相φとすると、“０１”はφ＋９０°
、゛１０”はφ−９０°。

１１”はφ＋１８０°　という様にとられる。

（３）　　従って信号中の雑音により復調信号が誤まる
誤り方は、例えば“００”は”１１゛より”１０“又は
０１′に誤り易く、また”０１″は“１０“より００°
又は１１”に誤り易い。

（４）　　また、信号は通常、帯域制限されているので
、正規の信号位相変化間隔より短い区間で信号位相が１
８０度変化するような雑音の影響は受けにくい。

そこで、前記の目的を達成するために本発明は４相ＰＳ
Ｋ彷調器により同期検波方式で復調された２つの復調信
号が同時に反転するタイミングでのみ復調クロックの位
相を規制するよう釦したもので、雑音による誤った信号
反転タイミングによる復調クロックの増加、欠落を大幅
に少くでき、安定な復調クロック抽出回路を実現できた
ものである。また、雑音の無い状態で２つの復調信号が
同時に反転する確率が少ないという懸念がある場合には
、同期信号等に２つの復調信号が同時に反転するパター
ンを入れておけば、一定周期で必ず２つの復調信号が同
時に反転するため問題はない。

〔発明の実施例〕

以下、本発明の一実施例を前記第１図と同一部分に同一
符号を附した第３図について説明する。

第６図において、４相ＰＳＫ復調信号入力端子１．９に
接続された夫々２段のシフトレジスタ２゜１０は基準ク
ロック発生器３からクロックを受けてシフ）Ｑ作を行う
。シフトレジスタ２，１０の各段の出力側は夫々Ｅｘ−
ＯＲゲー）４．１１の入力側に接続されている。

このＥｘ−ＯＲ４，１１の出力を入力とする論理積回路
（以下、ＡＮＤゲートと称す）１２の出力側と基準クロ
ック発生器３の出力側は分周器５０入力側に接続され、
この分周器５の出力側はＤ−ＦＦ６，１３の入力側と復
調クロック出力端子８に接続されている。また、上記Ｊ
）−ＦＦ６，１ｓの入力側には前記シフトレジスタ２，
１０の１段目の出力側が接続され、該Ｄ−ＦＦ６，１３
の出力側はディジタル信号出力端子７，１４に接続され
ている。

４相ＰＳＫ復調器（図示せず）Ｋより同期検波方式で復
調された２組のディジタル信号は、それぞれ入力端子１
および９より２段のシフトレジスタ２および１０に入力
される。

ここでは、上記ディジタル信号はそれぞれ第４図ａ）お
よびｂ）に示すような゛・・・１００１・・・”および
”・・・０１０１・・”　とする。

シフトレジスタ２および１０は、基準クロック発生器６
より供給されたクロックでシフトされる。本実施例では
、前記のクロックは４相ＰＳＫ復調信号の最大くり返し
周波数の１６倍即ち、原ディジタル信号のビットレート
の４倍の周波数であり、第４図Ｃ）に示すような信号で
ある、シフトレジスタ２の各段の出力はそれぞれ第４図
ｉ）、ｇ）に示すようになり、Ｅｘ−ＯＲゲート４に入
力されて第４図ｆ）に示すエツジパルスが該Ｅｘ　−Ｏ
Ｒゲ〜ト４より出力される。

また、シフトレジスタ１０の各段の出力は、それぞれ第
４図ｑ）、　Ａ）に示すようになり、Ｅｘ　−ＯＲゲー
ト１１に入力されて第４図Ｌ）に示すエツジパルス７５
’ｉ亥Ｅｘ　−ＯＲゲート７１よす出力される３そして
、このＥｘ−ＯＲゲート４とＥｘ　−ＯＲゲート１１か
らのエツジパルスの論理漬をＡＮＩ）ゲート１２でとり
、第４図ノ）に示す一致エッジパルス信号を得る。この
ＡＮＤゲート１２からのエツジパルスにより分周器５を
リセットし、基準クロック発生器ろから供給されるクロ
ックを８分周する。

つまり、分周器５は入力端子１，９に供給された２組の
４相Ｐ、ＳＫ復調信号の信号変化点のタイミングが一致
した時にのみリセットされるようになる。従って、分局
器５の出力は第４図ｋ）に示すような、シフトレジスタ
２及び１ｏの各１段月の出力データ信号に同期したクロ
ックとなり復調クロックとして復調クロック出力端子８
より出力される。

また、上記シフトレジスタ２及び１０の１段目の出力は
、それぞれＤ−ＦＦ６及び１３に入力される。一方、前
記Ｄ−ＦＦ６及び１３のクロックは、分周器５の復調ク
ロックであるので、入力されたデータ信号は正しくスト
ローブされて第４図１）、ｍ）に示すようになり、それ
ぞれディジタル信号出力端子７及び１４から出力される
。

ここで、信号中の雑音により、４相ＰＳＫ復調器から入
力される２組の復調信号の信号変化点が第４図α）、ｈ
）の破線で示したように変動すると、シフトレジスタ２
及び１ｏの各段出力は第４図ｄ）、　１１）、　５）、
　Ａ）の破線で示したように変動する。

従って、Ｅｘ−ＯＲゲート４及び１１より出力される各
信号のエツジパルスも、第４図ｆ）及びｔ）の破線で示
したように変動する。

ところが、分周器５のリセットパルスはＥｘ−ＯＲゲー
ト４及び１１の出力のうち、ＡＮＤゲート１２で一致し
たものだけをぬき出した、第４図ノ）の破線で示したも
のとなる。この場合、信号中の雑音によって、２組の復
調信号の信号変化点が変動しても、両方の信号変化点が
一致する確率は、一般的には極めて低い。

従って、分周器５のリセットパルスは、第４図ノ゛）の
ように、雑音の影響を受けない、２組の復調信号の信号
変化点の一致したタイミングでのパルスとなる。

これにより、分周器５の出力である復調クロックは、第
４図ｋ）のように、雑音によるエツジパルス変動の影響
を受けることなく、正しく復調される。

なお、伝送信号の性質によって、信号に雑音の無い状態
でも２組の復調信号のエツジが一致しない懸念がある場
合には、例えば同期用の信号パターンに復調信号のエツ
ジが一致するようなパターンを選べば良い。

また、本実施例では、エツジパルス抽出はＥｘ　−ＯＲ
ゲートにより、シフトレジスタ出力の立上り、立下りの
両エツジをとっているが、シフトレジスタ出力の立上り
、立下りのいずれが一方をインバートしてＡＮＤゲート
に入力することにより、立上り又は立下りのみでエツジ
パルスを抽出することもできるものである。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。すなわち、４相ＰＳＫ復調
器により同期検波方式で復調された２つの復調ディジタ
ル信号が同時に反転するタイミングでのみ復調クロック
の位相を規制するものであるから、信号中の雑音にょる
４相ＰＳＫ復調信号の信号変化点の変動による復調クロ
ックの欠落や増加がさけられるバめ、雑音に対しても安
定に正しい数の復調クロックを抽出することができる。

この結果、４相ｐＳＫ信号をバースト誤りを生ずること
なく復調再生することができる効果が得られる。

【図面の簡単な説明】

第１図は従来のクロック抽出回路のブロック図、第２図
はその回路各部の信号波形図、第６図は本発明のクロッ
ク抽出回路の一実施を示すブロック図、第４図はその回
路各部の信号波形図である。 １．９・・・・・・・・・・・・・・・４相ＰＳＫ復調
信号入力端子２．１０・・・・・・・・・・・・シフト
レジスタ３・・・・・・・・・・・・・・・・・・・・
・基準クロック発生器４　、１１・・・・・・・・・・
・Ｅｘ−ＯＲ）ｙ’−）５・・・・・・・・・・・・・
・・・・・・・・分周器６．１３・・・・・・・・・・
・・Ｄ−ＦＦ７．１４・・・・・・・・・・・・ディジ
タル信号出力端子８・・・・・・・・・・・・・・・・
・・・・・後調クロック出力端子１２・・・・・・・・
・・・・・・・・・・ＡＮＤゲート７、／−＼、 代理人弁即士　高　橋　明　夫ｊｆＪ’７＄　１　図 第　？　目 第　３　図 辷

Claims (1)

1. 【特許請求の範囲】 （Ｉ）４相ＰＳＫ変調されたディジタル信号を復調して
   得られるデータビットに同期した復調クロックを抽出す
   るクロック抽出回路において２紐の復調ディジタル信号
   を夫々独立に入力する２つのシフトレジスタと、ビット
   レートの整数倍の周波数の基準クロックを持ち、上記シ
   フトレジスタにシフトクロックを供給する基準クロック
   発生器と、シフトレジスタの出力にもとづいて上記２組
   の復調ディジタル信号の信号変化点をそれぞれ検出する
   ２つのエツジ検出回路と、該２つのエツジ検出回路の出
   力の一致を検出する一致エッジ検出回路と、該一致エッ
   ジ検出回路出力によりリセットされて上記基準クロック
   発生器からの基準クロックを上記復調ディジタル信号の
   最小ピント反転周波数に分周する分周器とからなり上記
   ２組の復調ディジタル信号の信号変化点のタイミングが
   一致した時にのみ、上記分周器より出力される復調クロ
   ックの位相を規制し、該復調クロックを上記復調ディジ
   タル信号のデータビットに同期させることを特徴とする
   クロック抽出回路。 （２）　　エツジ検出回路を排他的論理和回路で構成し
   たことを特徴とする特許請求の範囲第１項記載のクロッ
   ク抽出回路。 （３）　　エツジ検出回路をインバータと論理積回路と
   で構成したことを特徴とする特許請求の範囲第１項記載
   のクロック抽出回路。