JPS59207490A - 不揮発性メモリの作動方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔箔明の分野〕 本発明は、不揮光性の四込み一読出しメモリとして４成
された応用メモリであって、応用２モリで行なつれる消
去８程の数を記憶にとどめろ管理メモリが設けられてい
る応用７モリを作動（吉込ろ、読出し、消去）させるた
めの方法およびこの方法を実施するだめの装置二関１る
。

プログラマブルかつ不ｆ？性のメモリセルｋＴＡる集積
半導体メモリはそれ自体一般に公知である。本発明が特
に対象とするのは特に電気的に消去可能なこの種のメモ
リ、すなわちいわゆる予２ＦＲＯＭメモリである。この
ようなＥ２ＰＲＯＭメモリはたとえば雑誌Ｅｌｅｃｔｒ
ｏｎｉｃｓ、１９８０ｑ２月２８日、第１１３〜１１７
頁に記載されでいる。

〔発明・目的〕

不揮発外円込み一読出しメモリの応ＨＨ際して、メモリ
で行なわる消去去過程を管理し得ることが、記憶された
データ０保護のために望ましいＪ合がある。ｌにこのこ
とは、電子資に制御される自動装置内でことえば消費嗅
位または料金噴位または作動時間を会計の目的で記録す
るのに用いちれるいわゆるテッグカード内の集積回路に
あてはＬろ。

従つて、本発明の目的は、冒頭に記ψした朴類の不揮発
性でありこだし消去可能であるメモリフ回路として、！
路の公式の使用時間の間に行なわする消去過程の数が丁
動的二、一層詳了二は消去不可能な仕方で、記憶にとど
めら２、足留でれない消去操作を、公知の回路と異なり
、カードの管理ニより容易に認識しＳる経済的な回路を
提供することである。

従って、本発明の目的は、冒頭に記載した種類の集積回
路として、なかんずくテップカード内二使用Ｃるのに適
しており、まそ経済的であノ、さらニノ七す内容二関亡
る不当な操作を通常の不揮定性メモリの場合に比較１て
容易に認識し得る実績ｌ路を提供することである。

〔１男の４戊〕 この目的は、本発明二よｔば、各消去過程のｎに１つの
標識が管理メモリ内に斗込まれ、またこのＬうな予めの
標識記憶なしでは各消去鍋不が明止さ肌る：とにより達
成され乙。

本発明の実施態Ａ６よびとの実施のこめの装置は特許請
求の範囲第２項以下にあげらオている。

こ７ような集積回路の２モリセルとして、電気的？去ｉ
能な／そリセル、いわゆるｇ２ＰＲつＭメそリセル、以
外の不揮定性メモリセルの使用はほとんど考えらＬない
ので、本究明の以下の説明二あたっては、Ｅ２ＦＲＯＭ
の場合二限定して十分である。本発明により提案さする
措置＝基づいて、不Ｗ発性の応用２モリが管理メモリ二
より補足されて各消去過程を変更不可能な形で記憶にと
どめ得る１つのメモリ爾合わせを形成する。この記音は
、安全論理回路としてｆ成七オた論１回路により集積回
路内で応用メモリにおける消去過程の−ど各１ビツトを
訂込まれるＣ二消去不１能な管理メモリ内でイなわれる
。

〔発明の実施例〕

以下、第１図こいし第３図により本発明を−□詳細二説
明グ乙。

第１図に示さオているブロック回路図の中杉は、不揮発
生メモリセル特にＥ２ＰＲＯＭセル二ｊり石成さＩてい
る６用ノそすＡＳＰの、通常の仕ノてマトリクス形態に
構成されておりす平行６よび夕平行二延びる接続線を設
けられたメモリエリアである。

応用メモ！ＡＳＰのアドレス指定のためには通常の構成
のアドレスデコーダＡＤが設けらハている。新た二書込
むべきデータの入力は、最初にアトＬヌＬジスタＡＲ冗
よびデータレジスタＤＲ二作用するデータ入力ｉＤＥを
介して行なわれる。

アドレスレジスタＡＲおよびデータレジスタＤＲま−？
二、１つυンフトバルスφ二よりシフトサノるＩつの共
通りシフトレジスタを形成しており、そＺうら複数固の
直接に直列接恍さＩたレジスタ！ルがアドレスレジスタ
ＡＲであり、仙の複数個の直列１続され７レジスタセル
がデータレジスタＤＲである。

アドレスレジスタＡＲからアドレスデコーダＡＤへのア
ドレスデータの入力と、デルタレジスタＩＥつらメモリ
エリアＡＳＰへのデータ潜込みと、メモリエリアからデ
ータレジスタへのデータ読出しとは０常の仕ノで行な４
ｔろ。読出さｉた１−夕はデータ出力端ＯＡを介して利
用二供さＪろ。

メモリエリアＡＳＰからデータレジスタＤＲ＼のデータ
の仲介のため：、本発明り場合にま、個々の列線Ｓ、（
ν＝当該の列線の数）とこオらの列線にそれぞを対応づ
けられているデータレジスタＤＲ内のレジスタセルとの
間の接続を３戊ｒる列論理回路の持すな構成が８娑Ｃあ
る。１込みまたは読上しの際にデータ転送を仲介する曲
常のＡ成の制御論理回路ＳＢとならんで、木芹明の場合
には、１つの比Ｑ論理回路ＶＬｇｉび１つのリミタ論す
回路ＢＬも必要である。そλらの課題６よび機能は、第
１図の説明にＸいて、罠で説明ｆる。

アドレスデコーダＡＤによるメモリマトリクスＡＳＰへ
のアクセスは村ごとにアドレス信号Ａμにより行なわれ
る。ここに、添字ｊはゴ該のア−レス郁℃Ａ７によりア
ドレスデコーダＡｌからアドレス指定！するマトリクス
行またはこれらθマトリクス行に対応づけられてぢリア
ドレス指定を仲介する行進Ｒ線（行線と略称）の数Ｓあ
る。これらのアドレス指定線の各々には、データｉ込み
ま２は消去の役割をし同じく行平行に延ひる各１つのグ
ログラミング線が対応づけろ２ている。このことと個々
のＥ２ＰＬＯＭセルの接続とは第２図により後で一層詳
細に説明する。

本発明５主要部分は管理メモリＫＳであり、そｉ目体は
種々の仕ｊで構成されＣいてよい。しかし、製造技術の
点でも！に望ましい作１の点でも管理メモリも応用７モ
リＡＳＰと同一のセルから戊つていることは仔ましい。

その祭、管理メモリが６用メモリＡＳＰのメモリマトリ
クス内ニー緒に収容さｉており、管ηメモリＫＳおよび
ｏ用７モリＡＳ？が列線トッを共通に有し、他方、行平
行に延びる線ＡｔおよびＰμは応用メモリＡＳＰ上もし
くは管理メモリーにのろそれぞノ制限されＣいることは
汀利でらる。このことは同じく第２図中で考ノに入れら
ｔている。こうして応用メモリも看理メモリもそＪぞれ
＋属の選択線Ａ２を介してｊドレス旨定され得る。

本究明にとって主要な他の回路部分は、応用メモリＡＳ
Ｐ内および好ましくはさらに管理メモリＫＳ内のグログ
ラミング線の制御の役割をする行制御倫理回路ＺＳＬと
、いまの場合二課せら扛る課（＝特殊化さＩで６り特ニ
アドレスレジスタＡＲおよびデータレジスタＤＲを形成
するノフトレジヌタニゾする／フトクロツクにより一層
に制御さする進行制御回路ＡＳＴとである。

進行制御回路はさらに比較信号Ｖおよび場合によっては
リセット信号ＲＥＳにより制御され、他方行制御論理回
路ＺＳＬはメモリエリアの７ｔそれ考６に入札らハるプ
ログラミング線Ｐ７をメモリの個ノの作動状態すなわち
読出し、４込み、消去のために必要な条件二切換える課
題を有−る。

行制御論理回路はこの理由から外η書込み信号Ｓｃｈま
２は消去信号Ｌ６によっても進ｊ制御同ソ八ＳＴ二よっ
て影響さする。

管理２モリＫＳをその公式な防用開始前にメモリセルに
坩ける残留損失なしく任意の回数だけテスト目的で消云
し得るためには、メモリカ全制御回路の特定の設定か必
要である。その公式７吠川開始の直前にメモリは、前記
のように、全制御回路の目応の切換により消去不可能な
メモＪ二切換えられる。そのために適した回路部分ＦＳ
ま溶融ヒユーズを没けらオてコす、その溶萌律二は管理
メＱリＫＳはその当方可能性を夫なっている。それ：よ
って、履用メモリＡＳＰに対してＪ能な消去過程の、最
初は同じく任音てあった回数も、いまや、管理メモＵＫ
Ｓ内でＪ込よＪでいない状態で利用さＡるメモリセルの
敗により定めらする。

溶融ヒユーズの％ｆの符、管理メモリは消去されていな
ければ７らない。

９細二は、木光明二よる回トの第１図ニ示されＣいるブ
１ツク回路図のブロックは下記の機能６よひ特性を有す
る。

１．心川メモリＡＳＰ：こスは上気的消去Ｊ能な不揮発
性メモリセル特にＥ２ＰＲＯＭ−２トランジスタセルを
マトリクス状に醪列したメモリエリアにより杉成さして
おり、ｎ列およびｍ行を有する。

回路部γＦＳのアクティブ化の後ζま、このメモリの消
去は４理さまた消去過程の回数しか可能でなく、このこ
とは第１図によるブロック回路図中の本発明にとって主
要な他の部分との共同作用により達成される。個々の消
去過完で応用メモリ号の丁べＣのメモリセルが全体とし
てそのつど消去さするように、または消去過程がたとえ
ばア１レヌ指定により選択された部分のみに限定さする
よう二、メモリを桿戊することができろ。

２．管理メモＩＫＳ：これは穎初からもしくは回路部分
ＴＳの操作により消去不１瑠で１るよう二？成まなは制
御されている。しかし、管理メモリは曲方二ぢいＣ６用
メモリＡＳＰ内の各消去過程の葦にその消去不＋能性の
効カッ生の後に各１つの管理ビットを与えら肛ろ。この
管理ビットは管理メモリＫＳの各１つのメモリセル内二
記憶されろ。このことがどのようにしてｉ成可能てあろ
かは第２図二より後で詳細に説明する。

３．アドレヌーコーダＡＤ：これは、後で説明する第２
図二よる実施例でいわゆる“１−アクトオブ−ｍ”デコ
ーダとして禍成さ几ており、応月メモリＡＳＰおよび管
理メモリＫＳから成るＥ２ＰＲ０Ｍメモリエリアの行選
択線Ａの制御の役割なする通常のデコーダである。第２
図に示されている実施例Ｃは、マトリクス行あたりそれ
ぞれただ１つの１バイトのメモリ語、従ってまた複数個
の８Ｅ”ＰＲＯＭセン、従ってまたただ１つのメｅリア
ドレスが設けらＪている。もつと規模が大きいメモリで
は、もちろん、個々のマトリクス行二それぞｔもつと多
くのアドレスが対間づけられていてよい。この場合、ア
ドレスデコーダＡＩは列線Ｓ、にも影響しなげ＋ばなら
ず、こλは通帛の仕ツでＪなわλる。

４．アドレスレジスタＡＲ：にれはデータレジくりＤＲ
と一零に、りＪツクφ二より制御される１つの直列スタ
ティックまたは疑似スタテイツノ・シフトレジスタを形
戎しており、シフトレジスタの情報は個Ｚのフロックに
よりそのっど１つ＋レジスタセルだけデータレジスタＤ
Ａの方向にシフトさノる。共ｎノフトレジヌタＡＲ＋Ｉ
Ｒの部分ＡＲ内のレジスタセルの数は選択すべきアドレ
スの数二関係する。たとえば、アドレスレジスダＡＲの
２１＝２５５アドレス二刑しては８固Ｏレジスタールが
必要とされる。

５．データレジスタＤＲ：データレジスフ内のレジスタ
セルの数は、それと妾Ｑさ７乙列線Ｓ２の数と等しい。

個々の７トリクス行内二そのつど記名Ｑべきデータ語が
８ヒツトの賢さであれば、８つの列線、従ってまた８固
０直列接続されたシフトンジスタぜルから成る１っθデ
ータレジスタＤｆが用いられる。そり際、各１つのセル
がシフドレジスタ内の順序を考傾に入ノてマトリクス列
の順序に従って各１っのマトリクス列に苅応づけられて
いる。

データレジスクＤＲ内の固々のレジスタセルとそ１ぞれ
付属の列線Ｓ、のそれどれ付属の信号入力端ＤＦｖよた
はデータ出力端ＤＡνとの間の接続は、列論理回路のそ
れ自体は通常の仕方で錨成された各１つのセクションを
介して、データレジスタおよびアドレスデコーダを形成
４る共山シフトンジスタに対するシフトクロックφがレ
ベル“０”にあり、またアドレスおよびデータレジスタ
ＤＲ内のデータ内容が存続１ている作勅位目の間に行な
わノる。

６．制御論理回路ＳＬ，リミタ論理回路ＳＬ，比較論理
回路ＶＬ：通常の構成のＥ２ＰＲＯＭメモリでは列論理
回路に対して個々のマトリクス列線Ｓνとｆ−タレジス
タＤＲとの間の仲介を下る列論理回路ＳＬしか必要でな
いが、本発明の場合＝は特殊な構成のリミタ論理回路Ｂ
Ｌおよび比較論理回路ＶＬも必瀝とされる。リミタ論理
回路ＢＬは列線Ｓ１にミける電下をＭＯＳ論理回路に対
して別型的な５Ｖｕ値に制御月る役割をする。この値は
、個々の列線Ｓ２に属するＥ２ＰＲＯＭセル内に記憶さ
ルＣいるデータの読出しのためには十分であるが、プロ
グラミングすなわちデータの舊込みのため二は十分でな
い。この制限は、管理７モリＫｓが尿用２モリΔＳＰと
同一の形式で構成されているならば、管理メモリＫＳに
対してもあてはまる。Ｌ記の電圧制限は、メモリ回路が
Ｍ込み過程または消去過程を開始する信号Ｓｃｈまたは
Ｌｏを与えられれば直ちに中止されなければならない。

そのための有利な方法は第２図により粥で説明ｒる。

最後に、列論理回路は列線Ｓ２あたり、比較肴理回路Ｖ
Ｌ二属し管里メモリＫＳのデータとデータレジスタＤＲ
内のデータとの間の比較の役割をする各１のセクション
をも含んでいる。このセクションは管理メモリＫＳの付
属の部分内の状態“１”および状態“０”を認識するよ
うに構成されＣおり、カクント管理二より消去の進行を
制御４る役割を−る。その際、状態“１”の認識により
１つの自由なビットが確認され、また状態“０”の認識
二より付イの列線に関する１つの：込み溝程がチェック
される。このセクションの適当な実施例も第２図中に示
さ２でいる。

７．進行制御回路ＡＳＴ：この回路部分は管理メモリＫ
Ｓの川込み一読コし作動を制御する課題を有する。この
回路部分はこの目的で、同特にアドレスレジスタＡＲお
よびデータレジスタＤＲに対しても用いられるシフトク
ロックφによりリセットされる。この回路部分はさらに
列論叩回路から、すべＣの列線Ｓ、に対して共通二有効
な比較論理回路ＶＬの出力により制御され乙。この回路
部分の有利な実施例も第２図山に示されＣいる。

８．行制御論理回路ＺＳＬ（＝ゲート制御論理回路）：
これはマトリクス行のプログラミング線ｐμの仲介のも
とにアドレスに関係して個々のＥ２ＰＲＯＭセル内のメ
モリトランジスタの制御ゲート上の電圧を定める。この
電圧は以下ではＵｐと呼ばれている。たとえばＵｐは読
出しの際には５ｖであるが、消去されるべきときには約
２０Ｖである。さらに、行制御論理回路ＺＳＬは管理２
モリＫＳ内のデータの消去を、また特定の前提条件のも
とては心川メモリ内の消去をも阻止する。（たとえば第
２図中に示さ几ている回路では応用メモリＡｓＰ内Ｏこ
の消Ｇは、Ｆ？２の出力端Ｑ２が“１”でないときには
阻止され乙。） ９．溶融ヒユーズを有する回路部分ＦＳ；前記のように
、この回路部分は完全な溶融ヒユーズにだいて管理メモ
リＫＳ内の消去をも工能にするので、これはこの関係で
もテストさを得る。点火信号Ｚｕ二よる溶融一ユーズの
溶伯後：初めて有理メ妊すＫＳはその後の消去過程二関
して永久的にｍ止される。同じ＜Ｅ２ＦＲＯＭセルから
戚る管即メモリの場合の回路部分ＦＳの構成に関しては
同じく以下に第２図により説明４乙。

第２図から明っかなように、そこに使用さしている２ト
ランジスタＥ’ＰＲＯＭメモリセルは同一のチャイル形
式特にｎチャネル形戊の２つの直列接続さツた自己阻止
ユ性ＭＯ８電界効果トランジスタａおよびｂｈら成って
いる。このチャネル形式ま、論理ゲートおよび両フリッ
プフロップ内θトランジスタを含めて第２図中二示さＺ
ている回路の他のトランジスタにおいても応用されるこ
とが公知の理由から好ましい。個々のＥ２ＰＲＯＭセル
を形成するトランジスタ対ａ、ｂの一方のトランジスタ
ａはそのドレインで付漠の列線Ｓνに、またそのゲート
で当該のＥ２ＦＲＯＭセルが属するメモリエリアの行μ
のアドレスデコーダＡＤから制御される選４線Ａｔに接
続されている。通常のスイツヂンブトランジスタとして
構戊さｌて２り以下の実施例では選択トランジスタと呼
ばしるトランジスタａＯソースＭ子は当該のＥ２ＰＲＯ
Ｍのトランジスタｂのドレインと直接に永続さしており
、トランジスタｂのソースは接地電位に接続ばｔている
。

メモリトランジスタとしての役割をするトランジスタｂ
は付属のプログラミング線Ｐμと接続さノた制御ゲート
とならんで１つのフローテイングゲ−トをも有する。さ
らに、フローティングゲートと半導体基板との間のゲー
ト絶縁は通常消去窓または薄酸化層と呼ば比る個所にお
いて右に薄いので、そこでフオウラーノードハイム（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）−トンネル効果に基づ
いてフローディングゲートの充電（消去過程）または放
電（書込み過程）が特に単結晶シリコンがら成る半専体
基板を介して可能である。選択トランジスタａのドレイ
ンとメモリトランジスタｂのソースとの間の電圧をＵｐ
とし、個セの行線に与えるべき（接４電位に対する）ア
ドレス電圧をＵＡとすれば、メモリトランジスタｂの制
御ゲートと接地電位との間の上記の電圧Ｕｐと結びつい
て個ｚの拍動形式二対１て下記の表に示されている植が
得られる： 読出し電圧Ｕｌｅｓは通常的５■である。論理回路の作
物のためには、ｎチャネノＭＯＳ技術二よる構成の場合
、同じく５■の供給電圧が必要こされろ。

個々のＥ２ＰＲＯＭセル二対する両トランジスタａおよ
びｂの上記の接続は第２図から明らかである。

第２図二は、図面を簡明ツするため、ただ１つの列３ッ
とそれ：対する応用７モＪＡＳＰの各１つのｌそりセル
およ０管理メモリＫＳの１つのメモリセルしか示さＡで
いない。なお言及すべきこととして、多くの場合．管周
メモリＫＳは応用ノモリＡＳＰおよび管理メモリＫＳか
ら成るメモリマトリクスの単一の行によってのみ形成さ
れていれは十分であるから、行腺Ｓあたりそれぞれ管理
メモリのただ１つのＥ２ＰＲＯＭセルが設けられている
。

第２図は回路的にこの場合に相当している。たとえば、
列の数ｎは８に等しく、応用メモリＡＳＰ内の行の数は
３１に等しくてよく、他方メモリマＩリクメの３２番目
の行は管理メモリＫＳを形戊する。

各列線は各１つの負荷掌上の仲年のもとに一端Ｃ＋２Ｑ
Ｖの供給電圧の端子と接続されており、他方において列
線の他端はメモリマトリクスの各１つのデータ出力端Ｄ
Ａｖを形成している。それぞれ個々の列線Ｓｖに対応づ
けられておりまたすべての列線に対して司−に設計され
ている負荷要素が、抵坑として通常の仕方で接続された
自己閉止形ＭＯＳ電界効果トランジスタ１０により形成
さオており、そのドレインは前記供姶舊子に、またその
ゲートおよびソースはそれぞれ付属の列線Ｓｖに９続ト
れでいる。

前記番号５のもとに挙げられた要求をかなえるため、第
２図に示されている実施例では、それを形成する部分Ｓ
Ｌ、ＶＬおよびＢＬは下記の仕方で構成されている： ａ）制御論理回路ＳＬ：第ν列線Ｓνの出力端ＤＡ、は
Ｉ−タレジスタＤ？への上記の通常の接続とならんで、
２つの自己阻止性ＭＯＳ電界効果トランジスタ８および
９の直列接続により形成されている接地電位への接続を
も没けられている。

その際、ドレインＣデータ出力端ＤＡ、に接売さオてい
るトランジスタ９は、付属の列Ｓν二属する列論理回路
の部分のなかの相応のトランジスタ９と共通に、回路の
外部から与えらする前記の書込み信号Ｓｃｈ二より、ま
たソースで接地電位に接続さ２ている前記直列回路のト
ランジスタ８は、それぞれ当亥のマトリクス列二対応づ
すられておりまたデータレジスタＤＲからデータを与え
られるデータ入力端ＤＥνにより制御されている。個々
の列線にそれぞノ対応づけられているトランジスタ対８
および９のずべては通常の仕方で構成された制御論理回
路ＳＬを形成している。

ｂ）比較論理回路ＶＬ：こ几はすべＣの列に対シテ共通
に設けられている１つの出力ゲートＧ４と、列線Ｓνの
数と同じ数だけ設げら几ており、それぞれ各１つのマト
リクス列線Ｓνに第２図から明らかな仕方で対応づけら
れている互い二等しい回路部分と乞含んでいる。その際
、当該ソ列線Ｓ２のデータ出力端ＤＡνは１つのインバ
ータｉ１な介＋Ｃ１つのノアゲートＧ３θ一方の入力端
と接続されており、その他力０入力端は当該のマトリタ
ス列νに対するデータ入力端ＤＥ、により制御されでい
る。前記マトリクス列に対応づけられでいるノアゲート
Ｇ３の出力端は同じくノアデートとして構成さｔている
出力ゲートＧ４の１つの入力端に接続されでおり、その
賎りの入力儒は上記の仕方でそれぞれ他の列線Ｓに対応
づけられている比較論理回路ＶＬの部分のノアゲートＧ
３により、列線Ｓの各々と前記出力ゲートＧ４との間に
前記の形式の論理結合が存在するように制御されている
。比軸回路ＶＬの上記の構成から直ちにわかるように、
１つのデータ出カ端ＤＡ、における“１”は付属のイン
バータｉ１の出カ端における“０”に通じ、従ってまた
、付属のデータ入力端ＤＥνに同時に“０”が存在する
ならば、付属のノアゲートＧ３の出力端における“１”
に通ずる。

ＤＡνおよびＤＥνのすべでの他の組合わせに対しては
Ｇ３の出力端に“０”が発生される。個々の列線Ｓνの
データ出力端ＤＡνにおける状態“１”は、当該の列ν
内に、アドレス指定されかつなお消去された状態にある
１つのＥ２ＰＲＯＭセルが存在することを意味する。そ
れに対して、データ出力端ＤＡνに対する状態“０”は
、当該の列に属しかつアドレス指定された１つのメモリ
セルが“０”に書かれていることを意味する。Ｇ４の出
力端における“０”は、少なくとも１つの列ν上に１つ
のなお消去されたメモリセルが、ＤＡν＝“１”により
示されて、データレジスタ内の書込み条件ＤＥν＝“０
”と一致することを示す。共通のノアゲートＧ４の出力
端における、“１”は、この状態が生じていないことを
示す。ノアゲートＧ４の出力端は、主として両ＲＳフリ
ップフロップＦＦ１およびＦＦ２により形成されている
進行制御回路ＡＳＴを制御する役割をする。

ｃ）リミタ論理回路ＢＬ：列論理回路にはさらに、第２
図によれば一方では進行制御回路ＡＳＴによりまた他方
では管理メモリＫＳから制御されているリミタ論理回路
ＢＬが属している。この回路部分ＢＬは３つのナンドゲ
ートＧ１、Ｇ５およびＧ６と、１つのスイッチングトラ
ンジスタ５と、列線Ｓ、あたり少なくとも１つのダイオ
ードとを含んでおり、このダイオードは個々の列線Ｓν
からスイッチングトランジスタ５へ、またそれを経て接
地電位への接続を形成する。この目的で列線Ｓνはそれ
に対応づけられている（ＭＯＳ−ＦＥＴ７により形成さ
れている）ダイオードの正極に接続されており、またそ
の負極は直接にスイツチングトランジスタの１つの通流
端子に、もしくは（それよりも良好な仕方として）列線
Ｓνの各々に対して共通に設けられており１つのＭＯＳ
−ＦＥＴ６により形成されており負極でスイッチングト
ランジスタ５の上記１つの通流端子に接続されているダ
イオードの正極に接続されている。スイッチングトラン
ジスタ５の他方の通流端子は接地電位に接続されている
。それぞれ１つのダイオードを形成する自己阻止性ＭＯ
Ｓ電界効果トランジスタ７または６は、当該トランジス
タのゲートおよびドレインを互いに接続されていること
によって通常の仕方でダイオードとして接続されている
。すなわち、当該のトランジスタのドレイン領域を包囲
するｐｎ接合が上記の相互接続により短絡されること二
重って、そのドレインが当該トランジスタにより実４さ
Ｊるダイオードの正極を、またそのソースが負極を形成
している。

さて、スイッチングＩランジスタ５の制御はナンドグー
トＧｌの出力端により行なわＪ、その一方の入力Ｍは前
記の外部内込み信号３ｃｈ二より、またその他力の入力
端は六ンドゲ〜トＧ６の出力端により制御されている。

このナンドグートＧ６の一方の入力堪は管理メモリＫＳ
の選捩線Ａ＜８と直接に接続さＡているので、この入力
端は選択線Ａ１８の作助伏態に応じてレベル゛０″もし
くはレベ７”１”にちる。第２のナンドグートＧ６ｏ使
方の入力端は第３のナンドゲートＧ５の出力端により制
御されており、その一方の入力端は同じく管理メモリＫ
Ｓの選沢線Ａ＜Ｓにより、またその他力Ｑ入力偏は進行
制御回路ＡＳＴによりその１つのＲＳフリツプフａツブ
ＦＦ１の非反転出力端Ｑ１を通じて制御されでいる。

スイッチングトランジスタ５を制御するナンドゲートＧ
１の出力端二”１”が存在するとき、スイッチングトラ
ンジスタ５が導通状態二なることは明らかである。こｔ
け、書込み倍電Ｓｃｈおよび（または）ナンドゲートＧ
６の出力がレベル“０”にあろ場合である。ナントゲー
トＧ６り出力がレベル゛０″にあるのは、１つのアドレ
スＡ１Ｓが選択さ１ており、かつ同時に進行制御回路Ａ
ＳＴ内のソリツブフロップＦＦ１がりセット状態にあり
、そのＱｌ、従ってまたナンドゲートＧ５の他方の入力
端に“０”が存在する場合である。ここ二示されている
回路で、スイッチングトランジスタ５が導通しているこ
とは、アドレス指定されたメモリセルを有する列線Ｓν
から電流がスイッチングトランジスタ５を経て接噛電位
へ流れることを意味ｒる。それ二より個々の列線Ｓｖ内
の負荷抵抗１０のために当該の列線Ｓ．の個々のＥ２Ｐ
ＲＯＭセルにおける電圧がトランジスタ５の明止伏態に
寸ける値に比較して低下する。

メモリエリアの丁べての列に対して共心のリミタ論理回
路ＢＬ□制御のために、ナンドゲートＧ５のＱｌに上り
制御される入力端がＲＳフリツブフａツブＦＦＩのセッ
ト状樗では“１”を、またリセット状態では“０”を得
ることによって、進行制御回路ＡＳＴ内のＲＳフリップ
フロッグＦＦ１の両作動状専が決定的であることは明ら
かである。

書込み信号Ｓｃｈの不存在時にはナントゲートＧ１の出
力端は“１”になり、またそれによってスイッチングト
ランジスタ５は３通状態になるので、Ｇ６り出力端にお
ける論理状態、従ってまたＧ６の入力端における論理状
態が重要でないことは明らかである。すなわち、この場
合にはリミタ論理回路ＢＬは作動している。そオに対し
て、書込み信号Ｓｃｈの存在時には、ナントゲートＧ６
がスイッチングトランジスタ５の状態を決定−る。

なせなうば、ナントゲートＧ６の出力端におする“１”
によりトランジスタ５が阻止されるからである。しかし
、Ｇ６の出力端における“１”は、このナンドゲートＧ
６の両入力端の少なくとも１つに“０”が存在する時に
与えられている。管理メモリ内のアドンス線ＡＫＳが状
態“１”にあハば、トランジスタ５が導通状態か阻止状
態かをＱ１における状態が左右することは明らかである
。Ｑｌにおける状態が“１”であるならば、Ｇ５の出力
端は、同時にＡＫＳが“１”にあるならば、状態“０”
を得る。次いでＧ６の出力端に“１”が現われるので、
スイッチングトランジスタ５はＳｃｈ＝“０”の際には
導通し、またＳｃｈ＝“１”の際には阻止されている。

そオに寸してＡＫＳ＝“０”であオば、同様二Ｇ６の出
力端に対して“１”が続くので、再び１つの錫込み信号
Ｓｃｈ＝“１”の存在時にはスイッチングトランジスタ
“５”は阻止され、また１つの書込み信号の不存在（す
なわちＳｃｈ＝“０”） 時には埠通している。Ｔなわ
ち、いずれの場合二も１つの信号Ｓｃｈの存在時二は、
ソリツブノロノブＦＦ１の出力端Ｑ１に“１”が存在し
ているならば、リミク論理回路ＢＬはスイツチオフさＪ
でいる。進行制面回路ＡＳＴ内のフリッグフｄッグＦＦ
Ｉの課題は、こうしてなかんずく省理メモリのアドレス
Ａ１８が選尺さｔているならばそれ１体はリミタ論理回
路により強Ｆ月二条件づけられる列線Ｓ、：θＸ圧制限
を解除することである。

この関連でなお言及すべきことは、応用ｌモリＡＳＰ内
のアドレスは制限なしに書込まれ、他方管理メモＪＫＳ
内の書込みは進イ制御回路の作す状態ニも関係Ｌている
ことである。

ｄ）進イ制御回路ＡＳＴおよび行制御論理回路ＺＳＬ： 進行制御回路ＡＳＴは前記ＲＳフリップフロップＦＦ１
のほかに１つの第２のＲＳプリップフロップＦＦ２なら
びに３つのアンドゲートＧＧ７、Ｇ８およびＧ９．１つ
のオアケートＧ１０ならびに１つのインバータ１２を含
んでいる。その祭、第２図により下記の作動が行なわれ
る： 最初に、同時にシフトレジスタＡＲ、ＤＲのクロック制
御二も用いられるクロック信号φが１つの外Ｘリセソト
信号ＲＥＳと一緒にオアゲートＧ１０を介して第１のフ
リップフロップｆｆ１のリセット入力端Ｒ１と第２のフ
リップフロップＦＦ２のリセット入力端Ｒ２とに与えら
れている。

第１のフリップフロップＦＦ１のセット入力端Ｓ１はア
ントゲートＧ９の出力に接続され、このゲートＧ９の−
方の入力端は外部レリーズ信号Ｖ二より、またその他力
の入力端は比較論理回路ＶＬの出カすなわちノアゲート
Ｇ４の出力によりインバータｉ２を介して制御されてい
る。第１のフリップフロップＦＦ１の非反転出力端Ｑ１
は、既にリミタ論理回路ＢＬに関連して説明したように
、この論理回路のナンドゲートＧ５の一方の入力端に接
続されている。Ｑ１はさらにアンドフートＧ８の１つの
入力端に接続されており、Ｇ８の第２の入力端は直接に
比較論理回路ＶＬの出力ノアゲートＧ４により、またそ
の第３の入力端は前記比較信号により直接に制御されて
いる。アンドゲートＧ８の出力端はアントゲートＧ７の
一方の入力端と接続されており、その第２の入力端はイ
ンバータｉ４の仲庁のちとに管理メモリＫＳ内のアドレ
ス線ＡＫＳにより、またその第３の入力端は第１のフリ
ップフロップＦＦ１の非反転出力端Ｑ１により制御され
ている。

第２のフリップフロップＦＦ２の非反ｋ出力端Ｑ２は、
他方の入力端に外部消去信号Ｌｏを与えられるナントゲ
ートＧ２の一方の入力端に妾続されており、その出力は
自己明止性ＭＯＳ電界効果トランジスタ２のゲートを制
御する。この電界効果にトランジスタは接地電位と供給
電位＋２０Ｖに通ずる分圧回路３、４との間の後続を形
成している。分圧回路３、４は自己阻止性ＭＯＳ電界効
果トランジヌタ３および４から戊っており、トランジス
タ３のソース端子まトランジスタ２を介して耳他電位ど
接続さ４ており、そのドレインお：びシ−１はトランジ
スタ４のソースおよびゲートと妾続されでおり、とのド
レインは供給電圧＋２０のヤ子に桜読されてい乙。この
分圧回路のトランジスタ３、４間の分圧点は応用メモリ
ＡＳＰのプログラミング線Ｐμを制御し、また別の自己
阻止性ＭＯＳ電界効果トランジスタ１２の仲介のもとに
管理メモリＫＳ内のプログラミング線ＰＫＳ（従ってま
たそれぞれ付属のメモリトランジスタｂの制御ゲート）
を制御する役割をする。トランジスタ２、分圧回路３、
４、接続トランジスタ１２おＹびナンドゲートＧ２は第
２図にする実施例で行制御論理回路ＺＳＬを形成してお
り、この回路には、書込み信号Ｓｃｈにより制御される
自己阻止性ＭＯＳ電界効果トランジスタ１も属しており
、トランジスタ１は作動形式“書込み”の場合に応用メ
モリのプログラミング線Ｐμを（管理メモリＫＳの接続
トランジスタ１２の良好な導通時に）接地電位と接続す
る課題を有する。最後に、接子トランジスタ１２および
それを制御する回路ＦＳも基本的に行制御論理回路ＺＳ
Ｌに属している。

接紛トランジスタ１２（前記のように自己導通性）の制
御は、トランジスタ１５およびトランジスタ１４から成
５号の分圧回路の分王点二より行なわれる。七〇際、臼
己柚通性ＩＯＳ屯界匁果トランジスタとして４成さオた
トランジスタ１５＋そのドレインご２０Ｖの供給電圧端
子と、またそのゲートおよびソースでトランジスタｌｌ
のドレインおよびデートと接続さ１ている。トランジス
タ１４ハ１己明１性であり、七のソースでシの自己ｌＬ
市トランジスタ１３を介して接地ｂ位にど札さ札でい？
。トランジスタ１３のゲートはインバータ１３り出力に
よりｊ旧さ２ていＺ。インバータ１３は人力ｌで回路部
分ＦＳの出力端に接Ａされてい乙。

この出Ｊ端は、互い二並ｆ二接続さ１た２つのＰＯＳ電
界効果トランジスタ１１．１６と射融とユースＳ１との
間の及続点であり、トランジスタ１１、１６の他端は接
地電位に、また曙融ヒユーズＳｉの他端は点火電圧ＵＺ
の端子に接続さ！ている。トランジスタ１１は自己Ｓ止
性であり、点火信号Ｚｕ二より制御される。他ｊのトラ
ンジスタ１Ｇは自己導通性であり、そのゲートＣも１地
電位二接続さオている。

溶剛ヒューズＳ１が完全であるかぎり、与え１λている
電圧Ｕｚによりインバータ１３の出力端に“０”が存在
しているので、トランジスタ１３は閉止さｔてい？。こ
のことは、自己導通性接続トランジスタ１２が開かれて
いることを意味する。

なぜならば、接続トランジスタ１２のゲートにトランジ
スタ１４．１５間の分圧点から与えられる電圧が十分に
高いからである。点火信号Ｚｕの印力によりヒュースＳ
ｉが溶断されているときには、状況が異なる。このとき
にはインバータ１３の出力は“１”であり、トランジス
タ１３は導通状態にある。それにより接続トランジスタ
１２のゲーｒにおける電位が低下しているので、接続ト
ランジスタ１２は阻止状態にある。それにより、両抵抗
トランジスタ３および４から成る分子回路は管理メモリ
内のプログラミング線Ｐｋｓに低い電圧のみ、従ってま
た読出しのため二十分な電圧のみを提供し得る状態にあ
る。

メモリＡＳＰ（および、回路耶分ＦＳ内の溶戯ピューズ
が完全な場合には、管理ＩモリＫＳ）の行内二位置する
メモリセルの消去のためにま、トランジスタ２が閉止状
態となることが必要であろ。

七〇ために才、消去ソリツブフロップＦＦ２の非反転出
力端Ｑ２にもナントゲートＧ２ｏ消去信号Ｌｏの入力端
にも“１”が存在していることが不可欠である。消去ク
リップノロツブＦＦ２がセットさＬるように、管理メモ
リＫＳの選択線ＡＫＳ上に“０”が存在していなければ
ならないので、管理メモリはアドレス指定さシている。

そλ二より”１”がアンドゲートＧ７の−力の入力端に
与えられる。さらに、フリツブノコツプＦＦ２のセント
のためには、比較論理回路ＶＬの出力端に、すなわらノ
アデートＧ４の出力端に“１”が存在していなければな
らない。最後に、第１のフリノブソゴノフＦＦ１もセッ
トさノた状態二なければならない。なせならば、ＦＦＩ
もアントゲートＧ７の制御に共同関与ｒるからである。

ＦＦＪをセットするための条件としては、比較信号Ｖの
存在をも挙げなければならない。なせならば、それによ
って初めて、アンドゲートＧ７の出力を“１”にするた
めに不可欠なすべての条件が満たされるからである。さ
らに、比較論理回路ＶＬの出力端、ずなわちＧ１の出力
端における“１”は、比較論理回路ＶＬ内のすべてのノ
アゲートＧ３の出力端に“０”が存在しているときのみ
可能である。さらに、これは、ずへてのマトリクヌ列Ｓ
νのデータ入力端ＤＥνに“１”が存在している場合、
もしくは付属のデータ出力端ＤＡνに“０”が存在して
いる場合に限る。それによって、消去過程に刈する条件
が示されている。

書込み作動に対しては、リミタ論理回路８Ｌ内のナンド
ゲートＧ１の制御のならんで前記の（応用メモリＡＳＰ
内のプログラミング線のすべてと妾地電位との間の妾続
を杉戎し、従って放電トランレスタとして作用７冑る）
自己明止性トランジスタ１を制御する書込み信号Ｓｃｈ
が必要とされる。１つの書込み信号Ｓｃｈが与えられる
と、プログラミング線Ｐμに約０Ｖの電圧Ｕｐが生ずる
。

消去信号Ｌｏも書込み信号Ｓｃｈも存在しなげれば、ト
ランジスタ２は導通しており、またトランジスタ１は阻
止されている。プログラミンク線Ｐμにおける電圧は、
これらの条件のもとでは、トランジスタ３および４によ
り与えられる約５ｖ（＝読出し電圧Ｕｌｅｓ）の分圧値
を有する。

Ｑ２＝“１”により消去信号Ｌｏが存在しかつ書込み信
号Ｓｃｈがレベル“０”を有すれば、トランジスタ１も
トランジスタ２も阻止されている。

プログラミング線Ｐμ（およびＰＫＳ）における電圧Ｕ
ｐが抵抗トランジスタ４を介して２０Ｖの値まで上昇す
るので、１つの消去過程が可能である。

書込みの際には、さらにナントゲートＧ１を介してトラ
ンジスタ５が阻止されるので、すべての列線Ｓｖに対し
て、リミタ論理回路ＢＬにより条件づけら几る電圧制限
の作用が中止される。従って、個ノの列線Ｓνにおける
電圧は、データレジスタＤＲからそれぞれ付属のデータ
入力端ＤＥνに供拾されるデータ情報二関係して０Ｖの
値もしくは２０Ｖの最大電圧の値をとり得る。

本究明二よる第１図および第２図の回路の作動の仕方は
、第２図に示されているように外部から入力されなげｔ
はすらない制御信号の正しい紹躯時間および順序に関係
する（第３図参照）。これらの制御信号は計算機から与
えられてもよいし、チップ上に一緒に集積されている付
属の制卸回路から与えられてもよい。ＬｏおよびＳｃｈ
はメモリセルの消去または書込みのために十分な継続時
間を有していなければならない。Ｖは短い時間的間隔を
有し、その間二比較動作の結果が進行制御回路のフリッ
プフロップ内に受入れられ得る。φはシフトレジスタの
クロック信号であり、進行制御回路のリセットにも行な
う。個々の制御信号の間には、すべての回路内でそれぞ
れ１つの定常的状態が生じ得ろよう二、時間的間隔をお
かｔていなけ八ばならない。

第３図二よｌば、時間的信号経過は下記０こおりである
。時点ｔｉで最終クロックパルスφによりヅフトレジス
タ内の１つの安定状態が生ずる。

管理レジスタの設定されたアドレスＡＫ８とデータレジ
スタ内の指示されたデータＤＥνと：基づいで、正常な
動作の際、Ｇ４の出力端“０”が生ずる。時点ｔｉでの
最初のレリーズ信号ＶによりフリップフロップＦＦ１が
セットされ、Ｑ１は“１”に移行する。それにより列電
圧のリミタ論理回路は書込みの際にＳｃｈ＝“１”の間
は停止される（時点ｔ２）。書込みにより、設定された
メモリセルのデータＤＥνは“０”に、またＧ４の出力
は“１”に移行する。時点ｔ３での次回のレリーズパル
スＶの間にＱ２もセットされ、またそれによって消去阻
止が停止さえる。時点ｔ４で、また消去信号Ｌｏの間に
、応用メモリＡＳＰが消去される。最初のクロックパル
スφはデータおよびアドレスを変更するだけでなく、両
フリップノロノブをリセットする。

管理メモリＫＳの消去を阻止するため、管理メモリＫＳ
のすべてのメモリセルは書込まれた状態で放心されＣい
る。この凸置二基ついて、メモリセルの１回の放電は、
たとえばメモリ内４を不正な意図て換作するため、最初
の書込まれＣいない状態でのリセットを生じさせない。

【図面の簡単な説明】

第１図は本発明の主型部のブロック回路図、第２図はそ
の好ましい実施例の回路図、第３図は第１図および第２
図の回路の作動に必要な信号のタイミングを示す図であ
る。 １〜１６、ａ、ｂ…トランジスタ、ＡＤ…アドレスデコ
ーダ、ＡＫＳ…管理メモリ・アドレス線、ＡＲ…アドレ
スレジスタ、ＡＳＰ…応用メモリ、ＡＳＴ…進行制御回
路、Ａμ…選択線、ＢＬ…リミタ論理回路、ＤＡν…デ
ータ出力端、ＤＥν…データ入力端、ＤＲ…データレジ
スタ、ＦＦ１、ＦＦ２…フリツプフロップ、ＦＳ…切換
回路部分、Ｇ１〜Ｇ６…ナンドゲート、Ｇ７〜Ｇ９…ア
ンドゲート、Ｇ１０…オアゲート、ＫＳ…管理メモリ、
Ｌｏ…消去信号、ＲＥＳ…リセット信号、Ｓｃｈ…書込
み信号、ＳＬ…制御論理回路、Ｓν…列線、Ｕｐ…メモ
リトランジスタ・ゲート制御用電圧、Ｕｚ…点火電圧、
■…比較信号、ＶＬ…比較論理回路、ＺＳＬ…行制御論
理回路、Ｚｕ…点火信号、φ…シフトクロック。 （５ｌ１８）代理人　富村　”

Claims (1)

1. 【特許請求の範囲】 １）不揮発性の書込み一読出しメモリとして構成された
   応用メモリ（ＡＳＰ）であって、応用メモリ（ＡＳＰ）
   で行なわれる消去過程の数を記憶にとどめる管用メモリ
   （ＫＳ）が設けられている応用メモリ（ＡＳＰ）を作動
   させるための方法において、各消去過程の前に１つの標
   識が管理メモリ（ＫＳ）の１つの自由なメモリ場所に書
   込まれ、またこのような予めの標識記録なしでは各消去
   過程が阻止されることを特徴とする不揮発性書込み−読
   出しメモリとして構成された応用メモリの作動方法。 ２）管理メモリ（ＫＳ）がそれと接続されている論理回
   路（ＺＳＬ）に基づいて消去可能なメモリから永久的に
   消去不可能なメモリに変換され得ることを特徴とする特
   許請求の範囲第１項記載の方法。 ３）行ごとにアドレス指定すべき応用メモリ（ＡＳＰ）
   と、同じく行ごとにアドレス指定すべき管理メモリ（Ｋ
   Ｓ）とから１つの共通のマトリクスが形成され、そのな
   かでこのメモリマトリクスの列線（Ｓν）の少なくとも
   １つが応用メモリ（ＡＳＰ）のメモリセルも管理メモリ
   （ＫＳ）の少なくとも１つのメモリセルも有しているこ
   とを特徴とする特許請求の範囲第１項または第２項記載
   の方法。 ４）メモリセルが書込まれた状態で放電しており、メモ
   リセルの１回の放電によっても管理メモリ（ＫＳ）の１
   回の消去が可能でないことを特徴とする特許請求の範囲
   第１項ないし第３項のいずれかに記載の方法。 ５）管理メモリ（ＫＳ）の書込みが管理メモリ（ＫＳ）
   の内容チエツクに関係していることを特徴とする特許請
   求の範囲第１項ないし第４項のいずれかに記載の方法。 ６）不揮発性の潜込み−読出しメモリと構成さｔた応旧
   Ｚモリ（ＡＳＰ）であって、６用メモＪ（ＡＳＰ）で行
   ならする消去過程の数を記憶にとどめる貿理メモＩ（Ｋ
   Ｓ）が設デらスている応用メモリ（ＡＳＰ）２作動させ
   るための装置において、すべての列線（Ｓν）がそれろ
   Ｃデータ出ソバ（ＤＡ７）でもまた対しづけらメている
   データ入力Ｍ（ＤＥ、）でも、そｊらの論理ぺ専の比較
   の役ｌをする１つの比咬論理回路（ＶＬ）に導か７てお
   り、こノ比ｌ論理回路のすべてのこれｂの互いに等しい
   部分が１つの共通の出力部（Ｇ４）を有しており、この
   出力Ｆ（Ｇ４）二より、アク方イブ状根でメモリセル（
   ａ、ｂ）：おする電圧を供給電圧により常時与えら！Ｃ
   いる電圧（ＪＤ）ニル較して減するＪミり論理回路（Ｂ
   Ｌ）並び二進行制御回路（ＡＳｌｌが制翻されており、
   さら二進行制御回路（ＡＳＴ）と、リミタ論理回路（Ｅ
   Ｌ）と、これらノ両」路用Ｃ二より項皿さＬ、またメモ
   リでトリクス（ＡＳＰ、ＫＳ）イ固々りメモリセル（ａ
   、ｂ）内ｙメモリトランジスク（ｂ）の制御シ−１に通
   ずる行平行のプログラミング線（Ｐμ・ＰＫＳ）上の作
   動状りを制御ビる役制卸論四回路（ＺＳＬ）とゲ、ピλ
   ろの共幀イ用にノづいて行制御論理回路（ＺＳＬ）へノ
   １つυ消去仁弓（Ｌδ）の印加■に先ず管理メモリ（Ｋ
   Ｓ）内二１つの？理ヒットが□己３ｎ、次いで応用メモ
   リ（ＡＳＰ）内・アドレス七宝３ｚたメモリセルカ消去
   φ程がイなわれるように構成されていることをＪＨとす
   る不便定性磨込み一読出しメモＪとして貨成さｔた応用
   メモリの作ｊ装置。 ７）谷列線（Ｓ、）が、一方の端において各１つの負荷
   抵抗（１０）を介して、供給電位（２０■）を供給する
   喘子と接続さ八ており、また嗜該の列のデータ出力端（
   ＤＡ、）を形成する他方の端において、１つのデータレ
   ジヌタ（ＤＲ）への通常の接涜とならんで、直列に接続
   さオた２つの自己閉止院Ｍ、Ｓ電界効果トランジスタ（
   ９，８１を介して形成される接地電位＼の接続をも消し
   ており、こスらのトランジスタン一方（８）が当該ｒマ
   トリクヌ列（ν）の信号入力端（ＤＥ、）二より、また
   ドレインで当該の列線（Ｓ、）：妾続さＪている他方の
   トランジスタ（９）がそれに対応する他の列線における
   トランジスタ（９）と共通に外部１込み信号（Ｓｃｈ）
   二より紺御さＪていることを特徴とする寺乍青求の範囲
   君５項記載の装置。 ８）七ｉぞれ】っの列線（Ｓｖ）に対応づけられている
   比較論理ｊ路（ＶＬ）の入力部が、入力側が個々カリ線
   （Ｓ、）のデータ出力端（ＤＡ、）と接続さスている１
   つのインバータ（ｉｆ）から成っており、このインバー
   タの出力端が当該の列線（Ｓν）に対応づけられている
   データ入力端（ＤＥ、）と−緒に１つのノアブー）（Ｇ
   ３）の制御のでめに用いられており、また各１つの列線
   に」応づけられている比較論理回路（ＶＬ）ノ１つの出
   力端をそＪぞれ形成するノアゲート（Ｇ３）が、比較論
   理回路（ＶＬ）の共通７出力部を形成するもう１つのノ
   アゲート（Ｇ＋）υ各１−の入力幅の制Ｘのために設け
   らレＣおノ、該ノアゲート（Ｇ４）の出力端が進行制御
   回路（ＡＳＴ）の制御の７め二月いられているにとをｉ
   徴とＴる特許請求の叱＋ｓ７ｚ記載の装置。 ９）進行制御」路（ＡＳＴ）内で第１のＲＳノリソプノ
   ロノプ（ＦＦ１）がそ０セル−入力端（Ｓｌ）で、また
   さら二第２のＲＳフリップフロップ（ＦＦ２）がそので
   ノド入力行（Ｓ２）で比較論理回ｔ（ＶＬ）ノ共通のノ
   アデート（Ｇ４）の出力二より制御されており、そのた
   め二共通のノアブート（Ｇ４）の出力端がインバータ（
   ］２）を介して、他方の入力端に外部フリーズ言号（Ｖ
   ｌを与えらする；１のアンドゲート（Ｇ９）の一方の入
   力ｙ二接続ざｔて８す、この第りのアンドゲート（Ｇ９
   ）の出う端が第１のｔＳフリップフロップ（［Ｆ１）の
   セット入力端（Ｓｌ）に接続４されており、他方におい
   てノアデート（Ｇ４）がその出力端で直接に第２のアン
   ドデート（Ｇ８）の第１の入力４に接続されており、そ
   の第２の入力部は１記比較信号（Ｖ）により、またその
   第３うつ最後の入力９ま第１０ＲＳフリソブフロップ（
   ＦＦＩ）の非又転出力（Ｑｌ）により制御さＡており、
   さら二第２０アンドゲート（Ｇ８）の出力Ａが第３のア
   ンドゲート（Ｇ７）の一方の入力端と接続さＩており、
   アントゲ−ト（Ｇ７）フ他力の入力端はアドレス信号（
   Ａ＋８）二より制御さ１ており、またその出力端ま第２
   のＲＳフリップソロツブ（ＦＦ２）のセット入力＠（Ｓ
   ２）に接続さノでおり、その人力９は管理）七す（ＫＳ
   ）：％ｒる選択線（ＰＫＳ）と接ｔ３れており、さらに
   両ＲＳフリツプフａノブ（ＦＦｔ、ＰＦ２）のリセット
   入力□（Ｒ＋。 Ｒ２）か、固々の列線（Ｓｙ）こおけるデータ人４カの
   役割をしまたデータレジスタ（ＤＲ）を形成するシフト
   レジスタのクロック制御にも用いらするクロックＩ号（
   φ）によってち１つＯ共通のリセソト信号（ＲＥＳ）二
   よっても、噴二１つのオアデート（Ｇ１０）を介して制
   顕されており、また第１θＲＳクリッププロップ（ＦＦ
   １）の非反転出力（ＱＩ）がＪミタ論理回路（ＢＬ）の
   制１のために、また第２のＲＳフリップフロッグ（ＦＦ
   ２）の非反転出力（Ｇ２）が行制御１叩回路（ＺＳＬ）
   θ制御のこめ二相いられていることを特徴とするｌ許請
   求の範り第８頓記＆の装置。 １０）Ｉミタ論理回路（ＢＬ）内に３つのナントゲート
   （Ｇ５．Ｇ６．ＣＩ）が設けろノており、そのうら第１
   のアンドゲート（Ｇ５）はその一方の入力端で第１のＲ
   ｓフリップフロップ（ＦＦＪ）２非反転出力端（Ｑｌ）
   と、またその他方の入力端で管理メモＪ（ＫＳ）に匡「
   るメモリマトリクスの部分の選択線（ＡＫＳ）と直接に
   接続されており、この選択線は同時に、他方の入力端に
   第１のナントゲート（Ｇ５）の出力を与えらするＢ２の
   ヲンドグート（Ｇ６）の−力の入力９に接続さスＣおり
   、この第２のナントゲート（Ｇ６）の出力節は第３のナ
   ンドデート（Ｃ１）の−力の入力端に接続さＩており、
   その他方の入力端は外部訂込みＪ号（ｓｃｈ）二より制
   Ｉさ几Ｃ寸す、またナントゲート（Ｇ１）フ出力端は、
   ソースで接池Ｌ位に接続されている＝己阻止性スイッチ
   ングトランジスタ（５］のデート：接続されており、そ
   のドレインはすべての列線（Ｓ２）と少なくとも各１つ
   のダイオード（７）を介して接続ネれており、その正極
   はそのダイオード（７）に対応づけられている列ｋ＜ｓ
   ｖ＞二接続さ几Ｃおり、またその負極はダイオード（６
   ）を介してまたは直接にスイッチングトランンヌタ（５
   ）のドレｆン葡子に接続されていることを特徴とする特
   許〕求の範囲第９狛記載の装置。 １１）行制御論理回路（ＺＳＬ）内に１つのノントゲー
   ト（Ｇ２）が設けら几ており、その一方の入力端は外部
   消去Ｈ号（Ｌｏ）により。 またその他力の入力端二進行制御回路（ＡＳＴ）の第２
   のＲＳノリツブノロツブ（ＦＦ２）の非反転出力π（Ｇ
   ２）により卵蓚されており、またこのナンドデート（Ｇ
   ２）の出力幅は、ソースで接地電位二接続さ几ている自
   己阻止生４０Ｓ山竹勿果トランジスタ（２）のゲートと
   接続さスており、そのドレインま分圧Ｇ路（３，４）を
   介して供給電圧（２０Ｖ）の端子ど接続さ九ゴロす、こ
   の分圧回路（３，４）の分Ｅ点が、応用メモリ（ＡｓＰ
   ）を形成−る部分内および管理メモリ（１Ｓ）を形成す
   る部分内のメモリマトリクスの個々り７トリクス行（μ
   ）二それぞれ対応づけられているブＵグラミング線（Ｐ
   、）に接続さノていることを特徴とする特Ｙ誼求シ化ル
   第６１ないし第１０項のいすＬか二記載の装置。