JPS59206948A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59206948A JPS59206948A JP58081173A JP8117383A JPS59206948A JP S59206948 A JPS59206948 A JP S59206948A JP 58081173 A JP58081173 A JP 58081173A JP 8117383 A JP8117383 A JP 8117383A JP S59206948 A JPS59206948 A JP S59206948A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- microprogram
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置におけるデータの処理に先立つ
マイクロプログラムのロードに関し、特にマイクロプロ
グラムロードと初期設定とに関連した論理装置の立上げ
方式に関する。
マイクロプログラムのロードに関し、特にマイクロプロ
グラムロードと初期設定とに関連した論理装置の立上げ
方式に関する。
（従来技術）
一般Ｋ、制御記憶回路にマイクロプログラムをロードし
、このマイクロプログラムを順次読出してデータ処理を
行う種類の論理装置を備えた情報処理装置においては、
データ処理の開始に先立ってマイクロプログラムを外部
記憶装置から読出し、それを制御記憶回路にロードする
と共に、初期設定を行う必要のあるレジスタにシフトパ
スを用いて初期設定を行う必要がある。このようなマイ
クロプログラムロードは、システムの立上げ時や、シス
テムダウン後のシステム再立上げ時に実施されるもので
あるため、初期設定は必要不可欠であることは言うまで
もない。
、このマイクロプログラムを順次読出してデータ処理を
行う種類の論理装置を備えた情報処理装置においては、
データ処理の開始に先立ってマイクロプログラムを外部
記憶装置から読出し、それを制御記憶回路にロードする
と共に、初期設定を行う必要のあるレジスタにシフトパ
スを用いて初期設定を行う必要がある。このようなマイ
クロプログラムロードは、システムの立上げ時や、シス
テムダウン後のシステム再立上げ時に実施されるもので
あるため、初期設定は必要不可欠であることは言うまで
もない。
書換え可能な制御記憶回路では、電源が切断されるごと
に、その内容が破壊されてしまうため、電源の切断状態
からシステムを立上げるときに＃″を必ずマイクロプロ
グラムをロードする必要がある。
に、その内容が破壊されてしまうため、電源の切断状態
からシステムを立上げるときに＃″を必ずマイクロプロ
グラムをロードする必要がある。
しかしながら、電源が印加されている状態で、再度立上
げるときには、２回目以降から制御記憶回路にマイクロ
プログラムをロードする必要はかいことは言うまでもな
い。しかし、従来この種の情報処理袋モ胃では起動がか
かる都度、論理装置の制御記憶回路にマイクロプログラ
ムをロードしていた。このため、システムダウン時に論
理装置の制御記憶回路に再度、マイクロプログラムをロ
ードする必要の彦いときであっても、常にロードが行わ
れるため、平均修復時間が長くなってしまうという欠点
があった。
げるときには、２回目以降から制御記憶回路にマイクロ
プログラムをロードする必要はかいことは言うまでもな
い。しかし、従来この種の情報処理袋モ胃では起動がか
かる都度、論理装置の制御記憶回路にマイクロプログラ
ムをロードしていた。このため、システムダウン時に論
理装置の制御記憶回路に再度、マイクロプログラムをロ
ードする必要の彦いときであっても、常にロードが行わ
れるため、平均修復時間が長くなってしまうという欠点
があった。
（発明の目的）
本発明の目的は、論理装置に起動がかかる都度、あらか
じめ設定された制御記憶回路にマイクロプログラムをロ
ードするか否かを指示し、ロードの指示が存在する場合
に限ってマイクロプログラムを制御記憶回路にロードす
ることにより、上記欠点を解決し、システムダウン時の
再立上げに要する時間を短縮して平均修復時間を短かく
して保守性を高めた情報処理装置を提供するととＫある
。
じめ設定された制御記憶回路にマイクロプログラムをロ
ードするか否かを指示し、ロードの指示が存在する場合
に限ってマイクロプログラムを制御記憶回路にロードす
ることにより、上記欠点を解決し、システムダウン時の
再立上げに要する時間を短縮して平均修復時間を短かく
して保守性を高めた情報処理装置を提供するととＫある
。
（発明の構成）
本発明による情報処理装置は、演算制御回路と。
制御記憶回路と、スタートアップ制御回路を含む指示手
段と、外部記憶装置を含む設定手段とを備えたものであ
る。
段と、外部記憶装置を含む設定手段とを備えたものであ
る。
演算制御回路は、シフトバスを使用してあらかじめ初期
設定を行う必要のあるレジスタを備えたものである。
設定を行う必要のあるレジスタを備えたものである。
制御記憶回路は書きかえ可能であって、マイクロプログ
ラムを記憶し、演算制御回路にマイクロ命令を与えるた
めのものである。
ラムを記憶し、演算制御回路にマイクロ命令を与えるた
めのものである。
スタートアップ制御回路を含む指示手段は、制御記憶回
路に対して、あらかじめマイクロプログラムをロードす
るか否かを指示するためのものである。
路に対して、あらかじめマイクロプログラムをロードす
るか否かを指示するためのものである。
外部記憶装置を含む設定手段は、演算制御回路に含まれ
た論理手段に起動をかける都度、指示手段の制御のもと
てマイクロプログラムを制御記憶回路にロードして、レ
ジスタにデータをセットするためのものである。
た論理手段に起動をかける都度、指示手段の制御のもと
てマイクロプログラムを制御記憶回路にロードして、レ
ジスタにデータをセットするためのものである。
（実施例）
次ｆ本発明について図面を参照して詳細に説明する。
本発明による情報処理装置の一実施例を第１図に示す。
第１図において、情報処理装置は制御記憶回路１と、演
算制御回路２と、制御記憶アドレスレジスタ３と、制御
配憶読出しレジスタ４と。
算制御回路２と、制御記憶アドレスレジスタ３と、制御
配憶読出しレジスタ４と。
制御記憶書込みレジスタ５と、シフトデータメモリ６と
、シフトデータメモリアドレスレジスタＴと、シフト制
御回路８と、スタートアップ制御回路９と、外部記憶装
置１０とを具備して構成したものである。
、シフトデータメモリアドレスレジスタＴと、シフト制
御回路８と、スタートアップ制御回路９と、外部記憶装
置１０とを具備して構成したものである。
制御記憶装置１はマイクロプログラムを記憶するための
亀のであり、制御記憶読出しレジスタ４は制御記憶回路
１からの読出しデータを格納するための本のである。演
算制御回路２は制御記憶読出しレジスタ４に格納された
マイクロ命令にしたがって制御され、主要珍演算および
装曾全体の制御を行うためのものである。演算制御回路
２にはシフトバスを使用して初期設定を行う必要のめる
レジスタが含まれている。制御記憶アドレスレジスタ３
け制御記憶回路１のアドレスを格納するためのものであ
り、制御記憶書込みレジスタ５は制御記憶回路１にマイ
クロプログラムをロードスルとき、ロードデータを格納
するためのものである。
亀のであり、制御記憶読出しレジスタ４は制御記憶回路
１からの読出しデータを格納するための本のである。演
算制御回路２は制御記憶読出しレジスタ４に格納された
マイクロ命令にしたがって制御され、主要珍演算および
装曾全体の制御を行うためのものである。演算制御回路
２にはシフトバスを使用して初期設定を行う必要のめる
レジスタが含まれている。制御記憶アドレスレジスタ３
け制御記憶回路１のアドレスを格納するためのものであ
り、制御記憶書込みレジスタ５は制御記憶回路１にマイ
クロプログラムをロードスルとき、ロードデータを格納
するためのものである。
シフトデータメモリ６はシフトデータを格納するための
ものであり、シフトデータメモリアドレスレジスタ７Ｆ
ｉシフトデータメモリ６のアドレスを格納するための亀
のである。外部記憶袋ｆｉｆ１ Ｇ＃−を制御記憶回路
１に格納するためのマイクロプログラムのデータや、あ
らかじめシフトバスを使用して初期設定する必要のある
レジスタに格納するための初期設定データを格納してお
くためのものである。スタートアップ制御回路９＃′ｉ
、信号線３１上のスタート了ツブ指示信号に応じて制御
記憶回路１にマイクロプログラムをロードするか否かを
指示するための信号線３２上のマイクロプログラムロー
ドバイパス信号にしたがって、外部記憶装置１０からデ
ータをシフトデータメそり６に転送するものである。シ
フト制御回路８Ｉｌｉ信号線３３上のロード指示信号に
したがって制御を行い、シフトデータメモリ６の内容を
シフトパスを使用して制御記憶書込みレジスタ５と、制
御記憶アドレスレジスタ３と、演算制御回路２に含まれ
た初期設定の必要なレジスタとに格納するためのもので
ある。ここで、信号線３０はライトパルス信号をスター
トアップ制御回路９から制御記憶回路１に与えるための
ものであり、ライトパルス信号は制御記憶書込みレジス
タ５の内容を、そのときの制御記憶アドレスレジスタ３
の内容にしたがって制御記憶回路１に書込むよう指示す
るものである。
ものであり、シフトデータメモリアドレスレジスタ７Ｆ
ｉシフトデータメモリ６のアドレスを格納するための亀
のである。外部記憶袋ｆｉｆ１ Ｇ＃−を制御記憶回路
１に格納するためのマイクロプログラムのデータや、あ
らかじめシフトバスを使用して初期設定する必要のある
レジスタに格納するための初期設定データを格納してお
くためのものである。スタートアップ制御回路９＃′ｉ
、信号線３１上のスタート了ツブ指示信号に応じて制御
記憶回路１にマイクロプログラムをロードするか否かを
指示するための信号線３２上のマイクロプログラムロー
ドバイパス信号にしたがって、外部記憶装置１０からデ
ータをシフトデータメそり６に転送するものである。シ
フト制御回路８Ｉｌｉ信号線３３上のロード指示信号に
したがって制御を行い、シフトデータメモリ６の内容を
シフトパスを使用して制御記憶書込みレジスタ５と、制
御記憶アドレスレジスタ３と、演算制御回路２に含まれ
た初期設定の必要なレジスタとに格納するためのもので
ある。ここで、信号線３０はライトパルス信号をスター
トアップ制御回路９から制御記憶回路１に与えるための
ものであり、ライトパルス信号は制御記憶書込みレジス
タ５の内容を、そのときの制御記憶アドレスレジスタ３
の内容にしたがって制御記憶回路１に書込むよう指示す
るものである。
本発明による情報処理装置の通常の動作時には、制御記
憶アドレスレジスタ３の内容にしたがって、制御記憶回
路１から制御記憶読出しレジスタ４に読出されたマイク
ロ命令にしたがって演算制御回路２が制御され、演算制
御回路２Ｆｉ次に読出すべきマイクロ命令のアドレスを
生成し、制御記憶アドレスレジスタ３にこれを格納して
データ処理を行う。
憶アドレスレジスタ３の内容にしたがって、制御記憶回
路１から制御記憶読出しレジスタ４に読出されたマイク
ロ命令にしたがって演算制御回路２が制御され、演算制
御回路２Ｆｉ次に読出すべきマイクロ命令のアドレスを
生成し、制御記憶アドレスレジスタ３にこれを格納して
データ処理を行う。
電源を切断した状態からシステムを立上げるときには、
制御記憶回路１にマイクロプログラムをロードする必要
があるので、マイクロプログラムロードバイパス信号は
０にセットされ、その後で信号線３１上のスタートアッ
プ指示信号により論理装置に起動がかけられる。スター
トアップ指示信号によ〕起動を力為けられたスタートア
ップ制御回路９ｔｆ！、最初にマイクロプログラムを外
部記憶装置１０から制御記憶回路１にロードする。すな
わち、外部記憶装置１０に格納されたマイクロプログラ
ムのアドレスデータとマイクロ命令データとをデータメ
モリ６に格納し、信号線３３上のロード指示信号により
シフト制御回路８に対してシフトパスを使用して制御記
憶アドレスレジスタ３と、制御記憶書込みレジスタ５と
Ｋそれぞれ格納するよう指示する。シフト制御回路８け
、シフトデータメモリ６に格納された制御記憶回路１の
アドレスと付随したデータとをそれぞれシフトデータメ
モリアドレスレジスタ７にセットされたアドレスにした
がって読出し、シフトパスを使用して制御記憶アドレス
レジスタ３と、制御記憶書込みレジスタ５とにそれぞれ
格納する。
制御記憶回路１にマイクロプログラムをロードする必要
があるので、マイクロプログラムロードバイパス信号は
０にセットされ、その後で信号線３１上のスタートアッ
プ指示信号により論理装置に起動がかけられる。スター
トアップ指示信号によ〕起動を力為けられたスタートア
ップ制御回路９ｔｆ！、最初にマイクロプログラムを外
部記憶装置１０から制御記憶回路１にロードする。すな
わち、外部記憶装置１０に格納されたマイクロプログラ
ムのアドレスデータとマイクロ命令データとをデータメ
モリ６に格納し、信号線３３上のロード指示信号により
シフト制御回路８に対してシフトパスを使用して制御記
憶アドレスレジスタ３と、制御記憶書込みレジスタ５と
Ｋそれぞれ格納するよう指示する。シフト制御回路８け
、シフトデータメモリ６に格納された制御記憶回路１の
アドレスと付随したデータとをそれぞれシフトデータメ
モリアドレスレジスタ７にセットされたアドレスにした
がって読出し、シフトパスを使用して制御記憶アドレス
レジスタ３と、制御記憶書込みレジスタ５とにそれぞれ
格納する。
次にスタートアップ制御回路１ｊ、制御記憶アドレスレ
ジスタ３の内容にしたがい、信号線３０上のライトパル
ス信号を使用して制御記憶書込みレジスタ５の内容を制
御記憶回路１にロードする。
ジスタ３の内容にしたがい、信号線３０上のライトパル
ス信号を使用して制御記憶書込みレジスタ５の内容を制
御記憶回路１にロードする。
同様の手順により、外部記憶装置１０から制御記憶回路
１のアドレスと付随したデータとを取出し、順次、制御
記憶回路１にロードする。制御記憶回路１へのマイクロ
プログラムローディングが完了すると、次にスタートア
ップ制御回路９Ｉ／′ｉ演算制御回路２に含まれ九初期
設定の必要なレジスタに対して、外部記憶装置１０から
の初期設定データをシフトデータメモリ６に格納し、シ
フトパスを使用してシフト制御回路８の制御のもとに演
算制御回路２に含まれた初期設定の必要なレジスタにシ
フトインする。
１のアドレスと付随したデータとを取出し、順次、制御
記憶回路１にロードする。制御記憶回路１へのマイクロ
プログラムローディングが完了すると、次にスタートア
ップ制御回路９Ｉ／′ｉ演算制御回路２に含まれ九初期
設定の必要なレジスタに対して、外部記憶装置１０から
の初期設定データをシフトデータメモリ６に格納し、シ
フトパスを使用してシフト制御回路８の制御のもとに演
算制御回路２に含まれた初期設定の必要なレジスタにシ
フトインする。
以上により、電源切断状態からシステムを立上げるとき
のマイクロプログラムロードＦｉＵ了する。
のマイクロプログラムロードＦｉＵ了する。
この場合、１ワードつ９つライトパルス信号を用いて制
御記憶回路１にロードしなければならないので、マイク
ロプログラムを制御記憶回路１にロードするのにマイク
ロプログラムロード時間の大半が費やされるわけである
。
御記憶回路１にロードしなければならないので、マイク
ロプログラムを制御記憶回路１にロードするのにマイク
ロプログラムロード時間の大半が費やされるわけである
。
電源を加えたｔまの状態で再度システムを立上げるとき
には、２回目以降から制御記憶回路１にマイクロプログ
ラムをロードする必要はない。この場合には、信号線３
２上のマイクロプログラムロードバイパス信号の状態を
１にして、信号線３１上のスタートアップ指示信号によ
りスタートアップ制御回路９に起動をかける。
には、２回目以降から制御記憶回路１にマイクロプログ
ラムをロードする必要はない。この場合には、信号線３
２上のマイクロプログラムロードバイパス信号の状態を
１にして、信号線３１上のスタートアップ指示信号によ
りスタートアップ制御回路９に起動をかける。
信号１３２上のマイクロプログラムロードバイパス信号
の状態が１のときには、スタートアップ制御回路９は制
御記憶回路１にマイクロプログラムをロードせず、演算
制御回路２に含まれた初期設定が必要なレジスタだけに
シフトパスを使用して外部記憶装置１０からの初期設定
データをセットする。この場合、マイクロプログラムロ
ードに費やされる時間は、制御記憶回路１にマイクロプ
ログラムをロードする必要のあるときに比べて極めて短
かいので、システムのスタートアップ時間を短縮するこ
とができる。
の状態が１のときには、スタートアップ制御回路９は制
御記憶回路１にマイクロプログラムをロードせず、演算
制御回路２に含まれた初期設定が必要なレジスタだけに
シフトパスを使用して外部記憶装置１０からの初期設定
データをセットする。この場合、マイクロプログラムロ
ードに費やされる時間は、制御記憶回路１にマイクロプ
ログラムをロードする必要のあるときに比べて極めて短
かいので、システムのスタートアップ時間を短縮するこ
とができる。
（発明の効果）
本発明には以上説明したように、制御記憶回路にマイク
ロプログラムをロードするか否かを指定する信号にした
がい、その制御のもとでマイクロプログラムを制御記憶
回路にロードし、あらかじめシフトパスを使用して初期
設定する必要のあるレジスタだけにデータをセットする
ことによりシステムダウン時の再立上げにおいて、電源
を切断した状態から立上げる必要がないため、平均修復
時間を短縮できるという効果がある。
ロプログラムをロードするか否かを指定する信号にした
がい、その制御のもとでマイクロプログラムを制御記憶
回路にロードし、あらかじめシフトパスを使用して初期
設定する必要のあるレジスタだけにデータをセットする
ことによりシステムダウン時の再立上げにおいて、電源
を切断した状態から立上げる必要がないため、平均修復
時間を短縮できるという効果がある。
第１図は、本発明による情報処理装置の構成を示すブロ
ック図である。 １・・・制御記憶回路 ２・・・演算制御回路 ３・拳・制御記憶アドレスレジスタ ４・・・制御記憶読出しレジスタ ５・φ・制御記憶書込みレジスタ ６拳・・シフトデータメモリ ７・・・シフトデータメモリアドレスレジスタ８・・・
シフト制御回路 ９−・Ｏスタートアップ制御回路 １０１−外部記憶装置 ３０〜３３・−・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
ック図である。 １・・・制御記憶回路 ２・・・演算制御回路 ３・拳・制御記憶アドレスレジスタ ４・・・制御記憶読出しレジスタ ５・φ・制御記憶書込みレジスタ ６拳・・シフトデータメモリ ７・・・シフトデータメモリアドレスレジスタ８・・・
シフト制御回路 ９−・Ｏスタートアップ制御回路 １０１−外部記憶装置 ３０〜３３・−・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 あらかじめシフトバスを使用して初期設定を行う必要の
あるレジスタを備えた演算制御回路と。 書きかえ可能であってマイクロプログラムを記憶し、前
記演算制御回路にマイクロ命令を与えるための制御記憶
回路と、前記制御記憶回路にあらかじめマイクロプログ
ラムをロードするか否かを指示するためのスタートアッ
プ制御回路を含む指示手段と、前記演算制御回路に含ま
れたレジスタに起動をかける都度、前記指示手段の制御
のもとで前記マイクロプログラムを前記制御記憶回路に
ロードして、前記レジスタにデータをセットするための
外部記憶装置を含む設定手段とを具備して構成したこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081173A JPS59206948A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081173A JPS59206948A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206948A true JPS59206948A (ja) | 1984-11-22 |
| JPH0227689B2 JPH0227689B2 (ja) | 1990-06-19 |
Family
ID=13739066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081173A Granted JPS59206948A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63230370A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | プリンタ装置 |
| CN103136021A (zh) * | 2011-11-30 | 2013-06-05 | 三菱电机株式会社 | 信息处理装置、广播接收装置和软件启动方法 |
-
1983
- 1983-05-10 JP JP58081173A patent/JPS59206948A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63230370A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | プリンタ装置 |
| JPH0552794B2 (ja) * | 1987-03-19 | 1993-08-06 | Fujitsu Ltd | |
| CN103136021A (zh) * | 2011-11-30 | 2013-06-05 | 三菱电机株式会社 | 信息处理装置、广播接收装置和软件启动方法 |
| CN103136021B (zh) * | 2011-11-30 | 2015-12-02 | 三菱电机株式会社 | 信息处理装置、广播接收装置和软件启动方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227689B2 (ja) | 1990-06-19 |
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