JPS59197972A - 座標演算回路 - Google Patents
座標演算回路Info
- Publication number
- JPS59197972A JPS59197972A JP58071236A JP7123683A JPS59197972A JP S59197972 A JPS59197972 A JP S59197972A JP 58071236 A JP58071236 A JP 58071236A JP 7123683 A JP7123683 A JP 7123683A JP S59197972 A JPS59197972 A JP S59197972A
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- Japan
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- adder
- clock
- counter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、パターン認識などで特徴量とじて慣性定数を
演算する際に用いる座標演算回路の改良に関するもので
ある。
演算する際に用いる座標演算回路の改良に関するもので
ある。
画像計測などでパターン認識を行なう際に特徴抽出は不
可欠でちるが、その際特徴量としては下記に示すような
重心、慣性モーメント、慣性乗積などの慣性定数が有効
で少ると言われ、一般によく用いられている。すなわち
、座標（ｘ’、ｙ）における２値画像信号なＰ（ｘ、
ｙ） （−１または０）とし、画像の面積をＡ−ΣＰ
（Ｘ、 ｙ ）とすると、この画像について慣性定数は
次のように表わされる。
可欠でちるが、その際特徴量としては下記に示すような
重心、慣性モーメント、慣性乗積などの慣性定数が有効
で少ると言われ、一般によく用いられている。すなわち
、座標（ｘ’、ｙ）における２値画像信号なＰ（ｘ、
ｙ） （−１または０）とし、画像の面積をＡ−ΣＰ
（Ｘ、 ｙ ）とすると、この画像について慣性定数は
次のように表わされる。
重心のＸ座標−ΣＰ（ｘ、ｙ）・ｘ／Ａ重心のＹ座標工
ΣＰ （ｘ、 ｙ） °ｙ／Ａｙ軸まわシの慣性モーメ
ント＝ΣＰ（ｘ・ ｙ） °ｙ ／Ａｙ軸まわシの慣性
モーメント−ΣＰ（ｘ・ ｙ）−ｘ／Ａｘ＋Ｖ座標系で
の慣性乗積＝Σｐ（ｘ、 ｙ）・ｘ−ｙ／Ａ第１図のよ
うな画像例の場合、Ｘ軸重わシの慣性モーメントは、 １２＋ ２２＋ ２２＝ ９ となり、ｙ軸まわシのｉｔ性モーメントは、２２＋２２
＋３２−１７ となり、ｘ、ｙ軸に関する慣性乗積は ２・１＋２・２＋３・２＝１２ となる。
ΣＰ （ｘ、 ｙ） °ｙ／Ａｙ軸まわシの慣性モーメ
ント＝ΣＰ（ｘ・ ｙ） °ｙ ／Ａｙ軸まわシの慣性
モーメント−ΣＰ（ｘ・ ｙ）−ｘ／Ａｘ＋Ｖ座標系で
の慣性乗積＝Σｐ（ｘ、 ｙ）・ｘ−ｙ／Ａ第１図のよ
うな画像例の場合、Ｘ軸重わシの慣性モーメントは、 １２＋ ２２＋ ２２＝ ９ となり、ｙ軸まわシのｉｔ性モーメントは、２２＋２２
＋３２−１７ となり、ｘ、ｙ軸に関する慣性乗積は ２・１＋２・２＋３・２＝１２ となる。
第２図は上記のような慣性定数を求めるための慣性定数
計数回路の従来例を示すブロック図である。Ｘ、Ｘ座標
を表わす信号またはクロックＳ１が座標演算回路１に加
えられ、座標演算回路１はＸ。
計数回路の従来例を示すブロック図である。Ｘ、Ｘ座標
を表わす信号またはクロックＳ１が座標演算回路１に加
えられ、座標演算回路１はＸ。
ｙ２＋ ｘｙ Ｘ、 ｙなどのイ直を出力信号Ｓ２とし
て出力する。
て出力する。
４３号Ｓ２は累算器２内の加算器４の一方の入力となり
、加算器４において２値画像出力（前記Ｐ（ｘ、 ｙ）
に対応している） Ｓ３でゲートされる。加算器４から
の出力はレジスタ５に記憶され、１クロツク後に加算器
４の他方の入力となる。上記の動作をクロックに合わせ
て繰り返すととによυ、加算器出力Ｓ４として前記償性
定数に対応した出力を得ることができる。
、加算器４において２値画像出力（前記Ｐ（ｘ、 ｙ）
に対応している） Ｓ３でゲートされる。加算器４から
の出力はレジスタ５に記憶され、１クロツク後に加算器
４の他方の入力となる。上記の動作をクロックに合わせ
て繰り返すととによυ、加算器出力Ｓ４として前記償性
定数に対応した出力を得ることができる。
しかしながら、座標演算をリアルタイムで行なは１６０
ｎｓ以下の演算時間が要求される。従来このような來
算器は非常に高価で、手軽には使えないため、ソフトウ
ェアで演算をす１すことが多く、し１こかつてリアルタ
イム処理ばかにしかった。
ｎｓ以下の演算時間が要求される。従来このような來
算器は非常に高価で、手軽には使えないため、ソフトウ
ェアで演算をす１すことが多く、し１こかつてリアルタ
イム処理ばかにしかった。
本発明は上記の問題点を解消するためになされだもので
、安価で高速の、リアルタイム処理が可能な座標演算回
路を実現することを目的としている。
、安価で高速の、リアルタイム処理が可能な座標演算回
路を実現することを目的としている。
本発明によれば、座標演算回路においてラスタ・スキャ
ン型画像装置からのクロックまたは同期信号をカウンタ
でカウントし、とのカウンタの出力を加算器の一方の入
力とするとともに、この加算器からの出力をラッチ回路
に記憶し、１クロツク前のカロ算器出力に対応したこの
ラッチ回路からの出力を前記加算器の他方の入力とする
ことによυ上記の目的を達成できる。
ン型画像装置からのクロックまたは同期信号をカウンタ
でカウントし、とのカウンタの出力を加算器の一方の入
力とするとともに、この加算器からの出力をラッチ回路
に記憶し、１クロツク前のカロ算器出力に対応したこの
ラッチ回路からの出力を前記加算器の他方の入力とする
ことによυ上記の目的を達成できる。
以下図面にもとづいて本発明を説明する。
第５図は本発明に係る座標演算回路の第１の実施例で、
Ｘ−ｙの演算を行なうものを示すブロック構成図である
。図において、ｘ、Ｘ同期信号、Ｘクロックはラスタ・
スキャン型画像装置から送られる。１１はＸ同期信号が
そのクリア端子ＣＬＩに加えられ、同Ｘ同期信号がその
クロック端子ＣＫＩに加えられるカウンタ、１２はこの
カウンタ１１の出力がその一方の入力ｌｄ子ＩＮＡに加
えられるカロ算器、１３はＸクロ、りがそのクロック端
子ＣＫ３に加えられるとともに前記加算器１２からの出
力がその入力端子ＩＮ３に加えらノ′しるう、チ回路で
その出力は前記加算器１２の他方の入力端子ｌＮｌ３に
加えられる。１４はその入力端子りにＸ同期信号が加わ
るとともにそのクロック端子ＣＫ４にＸクロックが加え
られるフリアノフロ、プ（Ｖ下Ｆ・Ｆと呼ぶ）回路また
は１ビ、トシフト・レジスタでそのＱ出力が前記加算器
のクリア砧子ＣＬ２に加えられる。
Ｘ−ｙの演算を行なうものを示すブロック構成図である
。図において、ｘ、Ｘ同期信号、Ｘクロックはラスタ・
スキャン型画像装置から送られる。１１はＸ同期信号が
そのクリア端子ＣＬＩに加えられ、同Ｘ同期信号がその
クロック端子ＣＫＩに加えられるカウンタ、１２はこの
カウンタ１１の出力がその一方の入力ｌｄ子ＩＮＡに加
えられるカロ算器、１３はＸクロ、りがそのクロック端
子ＣＫ３に加えられるとともに前記加算器１２からの出
力がその入力端子ＩＮ３に加えらノ′しるう、チ回路で
その出力は前記加算器１２の他方の入力端子ｌＮｌ３に
加えられる。１４はその入力端子りにＸ同期信号が加わ
るとともにそのクロック端子ＣＫ４にＸクロックが加え
られるフリアノフロ、プ（Ｖ下Ｆ・Ｆと呼ぶ）回路また
は１ビ、トシフト・レジスタでそのＱ出力が前記加算器
のクリア砧子ＣＬ２に加えられる。
第４図は第３図の回路の動作を示すタイム・チャートで
、Ｘ座標が３の行をスキャン（ラスタ・スキャン）して
いるときの模様を示している。Ｘクロ、りの各パルスに
対応してＸ座標は１づつ進んでゆく。各Ｘ座標に対応し
た各行のスキャンが終わるごとに０レベルのＸ同期信号
パルスが１つスキャンされるごとにＸ同期信号によって
クリアされ、１行スキャンするごとにＸ同期信号によっ
て＋１加算されてゆくのでその内容はＸ座標に対応する
。第４図においてＸ同期信号が扉わるとカウンタ１１の
内容が２から３に増加するとともに、ＦＦ回路１４にお
いて１クロ、クンフトしたノくルスを発生して加算器１
２をクリアする。このためＸ座ｑカニ０の時点即ち座標
（０，３）では加算器１２およびラッチ回路１３の出力
はいずれも０と万っている。次のクロック即ち座標（１
，３）でカウンタ１１の出力６とラッチ回路出力０が加
算器１２で加えられ、加算器１２の出力が３となυ、同
時にこの値はラッチ回路１３にラッチされる。次のクロ
ック即ち座標（礼３）では、ラッチ回路１３の出力３と
カウンタ１１の出力３が加え合わせられて加算器１２の
出力は６となる。
、Ｘ座標が３の行をスキャン（ラスタ・スキャン）して
いるときの模様を示している。Ｘクロ、りの各パルスに
対応してＸ座標は１づつ進んでゆく。各Ｘ座標に対応し
た各行のスキャンが終わるごとに０レベルのＸ同期信号
パルスが１つスキャンされるごとにＸ同期信号によって
クリアされ、１行スキャンするごとにＸ同期信号によっ
て＋１加算されてゆくのでその内容はＸ座標に対応する
。第４図においてＸ同期信号が扉わるとカウンタ１１の
内容が２から３に増加するとともに、ＦＦ回路１４にお
いて１クロ、クンフトしたノくルスを発生して加算器１
２をクリアする。このためＸ座ｑカニ０の時点即ち座標
（０，３）では加算器１２およびラッチ回路１３の出力
はいずれも０と万っている。次のクロック即ち座標（１
，３）でカウンタ１１の出力６とラッチ回路出力０が加
算器１２で加えられ、加算器１２の出力が３となυ、同
時にこの値はラッチ回路１３にラッチされる。次のクロ
ック即ち座標（礼３）では、ラッチ回路１３の出力３と
カウンタ１１の出力３が加え合わせられて加算器１２の
出力は６となる。
以下同様にして、加算器１２はクロ、りごとにｙの値を
累算してゆくので、加算器出力は０．３．６．９．・・
・となる。次の行ではカウンタ１１の内容は＋１される
ので、加算器出力は０．４．８．１２．・・となり、こ
のようにしてｘ−ｙの演算が行われる。
累算してゆくので、加算器出力は０．３．６．９．・・
・となる。次の行ではカウンタ１１の内容は＋１される
ので、加算器出力は０．４．８．１２．・・となり、こ
のようにしてｘ−ｙの演算が行われる。
なお、上記の様な構成の回路で、カウンタ１１の出力を
１に固定すれば、加算器出力はＸに、ラッチ回路ユ３の
出力をＯに固定すれば、加算器出力はｙに等しくなるの
で重心を求めるためにも使用できる。
１に固定すれば、加算器出力はＸに、ラッチ回路ユ３の
出力をＯに固定すれば、加算器出力はｙに等しくなるの
で重心を求めるためにも使用できる。
第５図は本発明の第２の実施例で、Ｘの演算を行なうも
のを示すプロ、り図である。第６図の回路と同一の部分
には同一符号を付して説明を省略する。第３図の場合と
異なるのは次の点である。
のを示すプロ、り図である。第６図の回路と同一の部分
には同一符号を付して説明を省略する。第３図の場合と
異なるのは次の点である。
即ち、カウンター１のクロック端子ＣＫＩにはＸクロッ
クが加わシ、カウンター１からの出力は加算器１２ＩＮ
Ａ入力端子のδＳ２ビットー ＭＳＥ （Ｍｏａｔ Ｓ
ｆｇｎｉｆ １ｃａｎｔ Ｂｌ ｔ ）の端子ｌＮＡ２
に１ビツトシフトされて加えられる。
クが加わシ、カウンター１からの出力は加算器１２ＩＮ
Ａ入力端子のδＳ２ビットー ＭＳＥ （Ｍｏａｔ Ｓ
ｆｇｎｉｆ １ｃａｎｔ Ｂｌ ｔ ）の端子ｌＮＡ２
に１ビツトシフトされて加えられる。
Ｆ−Ｆ回路１４のＱ出力はカウンター１のクリア端子Ｃ
ＬＩおよび、加算器１２のＩＮＡ入力端子のＬＳＢ（Ｌ
ｅａｓｔ Ｓｉ、ｇｎｉｆｉｃａｎｔ Ｂｉｔ ）端子
ｌＮＡｌにも刀ｎわる。
ＬＩおよび、加算器１２のＩＮＡ入力端子のＬＳＢ（Ｌ
ｅａｓｔ Ｓｉ、ｇｎｉｆｉｃａｎｔ Ｂｉｔ ）端子
ｌＮＡｌにも刀ｎわる。
第６図は第５図の回路の動作を示すタイム・チャートで
おる。Ｘ同期信号がカロわってＦ、Ｆ回路１４から１ク
ロツクンフトしたパルスが発生すると、カウンター１お
よび加算器１２がクリアされる。この結果、座標（０，
ｙ）のクロックではカウンター１、加算器１２、ラッチ
回路１３の出力はいず八も０となる。
おる。Ｘ同期信号がカロわってＦ、Ｆ回路１４から１ク
ロツクンフトしたパルスが発生すると、カウンター１お
よび加算器１２がクリアされる。この結果、座標（０，
ｙ）のクロックではカウンター１、加算器１２、ラッチ
回路１３の出力はいず八も０となる。
次のクロック即ち座標（１，ｙ）の時点では、ＦＦ回路
１４の出力が１となり、カウンタ１１、ラッチ回路１３
の出力は０であるので加算６工２の出力は１となる。
１４の出力が１となり、カウンタ１１、ラッチ回路１３
の出力は０であるので加算６工２の出力は１となる。
更に次のクロック即ち座標（２，Ｙ／）の時点では、Ｆ
Ｆ回路１４の出力は１のままで加算器１２のｌＮＡｌ人
力となシ、カウンタ１１の出力が１となるが、カウンタ
１１の出力は前述したように刀口算器１２の入力端子Ｉ
ＮＡにおいて１ピット分シフトさせて２ビット目〜ＭＳ
Ｈの端子ｌＮＡ２に加えられているので、実質的にはカ
ミ算器１２にはその２倍である２が加算されたことに万
る。ラッチ回路１３の出力は前のクロックにおける加算
器出力１を出方するので、結果として加算器１２の出力
は１＋２＋１＝４となる。以下同様に繰返してゆくと加
算器１２の出力は０．１．４．９゜器 １６．２５．・・となる。すなわち、座標Ｘに対する加
「出力Ｆ （ｘ）は、 Ｆ （ｘ） ＝ Ｆ （ｘ−４） ＋ ２ （ｘ−１）
＋ １ （１）で表わされ、Ｆ
（０） ＝ Ｏであるから、Ｆ（ｘ）＝ｘ２ （２） となシ、Ｘの演算が行われる。
Ｆ回路１４の出力は１のままで加算器１２のｌＮＡｌ人
力となシ、カウンタ１１の出力が１となるが、カウンタ
１１の出力は前述したように刀口算器１２の入力端子Ｉ
ＮＡにおいて１ピット分シフトさせて２ビット目〜ＭＳ
Ｈの端子ｌＮＡ２に加えられているので、実質的にはカ
ミ算器１２にはその２倍である２が加算されたことに万
る。ラッチ回路１３の出力は前のクロックにおける加算
器出力１を出方するので、結果として加算器１２の出力
は１＋２＋１＝４となる。以下同様に繰返してゆくと加
算器１２の出力は０．１．４．９゜器 １６．２５．・・となる。すなわち、座標Ｘに対する加
「出力Ｆ （ｘ）は、 Ｆ （ｘ） ＝ Ｆ （ｘ−４） ＋ ２ （ｘ−１）
＋ １ （１）で表わされ、Ｆ
（０） ＝ Ｏであるから、Ｆ（ｘ）＝ｘ２ （２） となシ、Ｘの演算が行われる。
なお第５図の回路において、Ｘクロックの代シにＸ同期
信号を、Ｘ同期信号の代シにＸ同期信号を用いれば、ｙ
の演Ｆを得ることができる。
信号を、Ｘ同期信号の代シにＸ同期信号を用いれば、ｙ
の演Ｆを得ることができる。
以上第１および第２の実施例で説明した座標演算回路は
加算器、ラッチ回路、カウンタなどからなる簡単な構成
で、乗算器を用いた場合と同等の高速演算を行なうこと
ができる。まだ高価な乗算器を用いる必要がなく、前記
の安価な一般部品を用いて安価に構成できるという長所
がある。１〔発明の効果〕 甥上述べたように本発明によれば、安価で高速のリアル
タイム処理が可能な座標演算回路を簡単なイ、′４成で
実現できる◇
加算器、ラッチ回路、カウンタなどからなる簡単な構成
で、乗算器を用いた場合と同等の高速演算を行なうこと
ができる。まだ高価な乗算器を用いる必要がなく、前記
の安価な一般部品を用いて安価に構成できるという長所
がある。１〔発明の効果〕 甥上述べたように本発明によれば、安価で高速のリアル
タイム処理が可能な座標演算回路を簡単なイ、′４成で
実現できる◇
第１図はパターン認識の対象となる画像例を示す図、第
２図は慣性乗数回路の従来例を示すブロック図、第３図
は本発明の第１の実施例を示すブロック構成図、第４図
は第３図の回路の動作を説明するだめのタイム・チャー
ト、第５図は本発明の第２の実施例を示すブロック構成
図、第６図は第５図の回路の動作を説明するだめのタイ
ム・チャートでおる。 １・・・座標演算回路、１１・・・カウンタ、１２・・
・加算器、１６・・・ラッチ回路。
２図は慣性乗数回路の従来例を示すブロック図、第３図
は本発明の第１の実施例を示すブロック構成図、第４図
は第３図の回路の動作を説明するだめのタイム・チャー
ト、第５図は本発明の第２の実施例を示すブロック構成
図、第６図は第５図の回路の動作を説明するだめのタイ
ム・チャートでおる。 １・・・座標演算回路、１１・・・カウンタ、１２・・
・加算器、１６・・・ラッチ回路。
Claims (1)
- ラスタ・スキャン型画像装置からのクロックまたは同期
信号をカウントするカウンタと、とのカウンタからの出
力を一方の入力とする加算器と、この加３′Ｔ、器から
の１クロツク前の出力を記憶し、その出力がｆｉｊｌ記
加算器の他方の入力となるラッチ回路とを（Ｉｉｔｉえ
たことを特徴とする座標演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071236A JPS59197972A (ja) | 1983-04-22 | 1983-04-22 | 座標演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071236A JPS59197972A (ja) | 1983-04-22 | 1983-04-22 | 座標演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197972A true JPS59197972A (ja) | 1984-11-09 |
Family
ID=13454853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071236A Pending JPS59197972A (ja) | 1983-04-22 | 1983-04-22 | 座標演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988003683A1 (en) * | 1986-11-12 | 1988-05-19 | Fanuc Ltd | Apparatus for calculating moment of image data |
| JPH02308380A (ja) * | 1989-05-24 | 1990-12-21 | Juki Corp | 画像処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928242A (ja) * | 1972-07-11 | 1974-03-13 |
-
1983
- 1983-04-22 JP JP58071236A patent/JPS59197972A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928242A (ja) * | 1972-07-11 | 1974-03-13 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988003683A1 (en) * | 1986-11-12 | 1988-05-19 | Fanuc Ltd | Apparatus for calculating moment of image data |
| US4949282A (en) * | 1986-11-12 | 1990-08-14 | Fanuc Limited | Device for calculating the moments of image data |
| JPH02308380A (ja) * | 1989-05-24 | 1990-12-21 | Juki Corp | 画像処理装置 |
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