JPS59191655A - 情報処理装置の障害処理方式 - Google Patents
情報処理装置の障害処理方式Info
- Publication number
- JPS59191655A JPS59191655A JP58066750A JP6675083A JPS59191655A JP S59191655 A JPS59191655 A JP S59191655A JP 58066750 A JP58066750 A JP 58066750A JP 6675083 A JP6675083 A JP 6675083A JP S59191655 A JPS59191655 A JP S59191655A
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- Japan
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- input
- processing
- output
- interrupt
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕 ゛
本発明はＯｔａのチャネルでハードウェアを共有し、そ
れを時分割で使用している情報処理装置において、装置
内部の障害処理方式に関する。
れを時分割で使用している情報処理装置において、装置
内部の障害処理方式に関する。
チャネルに関する障害には、入出力装置（Ｉｌｏ）イン
ターフェイス制御下の障害とチャネルを含む共有ハード
ウェア内部での障害がある。このうち、工１０インター
フェイス制御下で障害が発生した場合は、該当ハードウ
ェア情報のログアウトを行った後、該当Ｉ１０インター
フェイスを切離し、チャネル状態語（ＣＳＷ）にインタ
ーフェイス制御チェック（Ｉ ＣＣ）をセットし、入出
力割込みコードにエラーを検出したチャネル首号をセッ
トすることにより、プログラムに入出力割込みを行う。
ターフェイス制御下の障害とチャネルを含む共有ハード
ウェア内部での障害がある。このうち、工１０インター
フェイス制御下で障害が発生した場合は、該当ハードウ
ェア情報のログアウトを行った後、該当Ｉ１０インター
フェイスを切離し、チャネル状態語（ＣＳＷ）にインタ
ーフェイス制御チェック（Ｉ ＣＣ）をセットし、入出
力割込みコードにエラーを検出したチャネル首号をセッ
トすることにより、プログラムに入出力割込みを行う。
この場合、プログラムでは、障害が該当チャネルのみに
限定できるため、チャネルプログラムの再試行などによ
り障害の回復が比較的簡単に行える。
限定できるため、チャネルプログラムの再試行などによ
り障害の回復が比較的簡単に行える。
一方、チャネルを含む共通ハードウェアで障害が発生し
た場合は、従来は一律に全チャネルをクリアした後、マ
シンチェック割込みコード（ＭＣＩＣ）に外ｄＮ！（Ｅ
Ｄ）をセットし、これを主記憶装置の所定の記憶位置に
格納して、プログラムにマシンチェック割込みを打って
いた。このため、はとんどの場合プログラムのりカバリ
−が不能で、実質的なシステムダウンにつなかつていた
。
た場合は、従来は一律に全チャネルをクリアした後、マ
シンチェック割込みコード（ＭＣＩＣ）に外ｄＮ！（Ｅ
Ｄ）をセットし、これを主記憶装置の所定の記憶位置に
格納して、プログラムにマシンチェック割込みを打って
いた。このため、はとんどの場合プログラムのりカバリ
−が不能で、実質的なシステムダウンにつなかつていた
。
以下、これらについてより詳細に説明する。
第１図は伏数チャネルを統合制御するチャネル制御装置
の従来の構成例を示している。第１図において、１は制
御しているチャネル倚号を格納しているチャネルアドレ
スレジスタ（ＣＨＡＤ）であり、該レジスタ１の内容を
デコーダ２でデコードし、その出力信号により制御対象
のチャネル３を選択する。第１図の場合、チャネル３は
ＣＨＯ〜ＣＨ３よりなる。４は演算器であり、４つのチ
ャネル３により共有されているが、更に演算処理ユニッ
ト（ＢＰＵ）と共有されていてもよい。演算器４の入力
側にはバスライ１５が接続されており、選択されたチャ
ネＮ３のレジスタの内容をのせることかできる。また、
演算器４は他の共通のレジスタ類とも接続されている。
の従来の構成例を示している。第１図において、１は制
御しているチャネル倚号を格納しているチャネルアドレ
スレジスタ（ＣＨＡＤ）であり、該レジスタ１の内容を
デコーダ２でデコードし、その出力信号により制御対象
のチャネル３を選択する。第１図の場合、チャネル３は
ＣＨＯ〜ＣＨ３よりなる。４は演算器であり、４つのチ
ャネル３により共有されているが、更に演算処理ユニッ
ト（ＢＰＵ）と共有されていてもよい。演算器４の入力
側にはバスライ１５が接続されており、選択されたチャ
ネＮ３のレジスタの内容をのせることかできる。また、
演算器４は他の共通のレジスタ類とも接続されている。
演算器４の出力側にはパスライン６が接続されており、
選択されたチャネル３のレジスタへの処理結果の格納、
あるいは該処理結果の主記憶装置（図示せず）への格納
等が行われる。
選択されたチャネル３のレジスタへの処理結果の格納、
あるいは該処理結果の主記憶装置（図示せず）への格納
等が行われる。
７はチャネルアドレスレジスタ１のパリティエラーが発
生した時にセットされるチェックラッチ（ＣＨＡＤＰＥ
）、８は出力バスライン６のパリティエラーが発生した
時にセットされるチェックラッチ（ＯＢＵＳＰＥ）であ
る。オアゲート９は、これらチェックラッチ類の信号を
論理和してマシンチェック要求信号１０を出力する。該
マシンチェック要求信号１０がａｔ １ ｍになると、
ＣＰＵは凍結され、障害処理が開始される。１４はチャ
ネル処理中を示す制御フリップフロップ（ＣＨＰＲＯＣ
ＥＳＳ）であり、入出力命令、入出力割込み、スチール
の先頭でセットされ、終了時にリセットされる。
生した時にセットされるチェックラッチ（ＣＨＡＤＰＥ
）、８は出力バスライン６のパリティエラーが発生した
時にセットされるチェックラッチ（ＯＢＵＳＰＥ）であ
る。オアゲート９は、これらチェックラッチ類の信号を
論理和してマシンチェック要求信号１０を出力する。該
マシンチェック要求信号１０がａｔ １ ｍになると、
ＣＰＵは凍結され、障害処理が開始される。１４はチャ
ネル処理中を示す制御フリップフロップ（ＣＨＰＲＯＣ
ＥＳＳ）であり、入出力命令、入出力割込み、スチール
の先頭でセットされ、終了時にリセットされる。
従来の障害処理のフローを示すと第２図のようになる。
本処理はチャネル制御装置ＣＰＵと独立の診断専用の装
置やサービスプロセッサで行なわれる場合もあり、チャ
ネル制御装置もしくはＣＰＵ自身が行なうこともあり、
またはこれらの各装置が分担し合って処理することもあ
る。
置やサービスプロセッサで行なわれる場合もあり、チャ
ネル制御装置もしくはＣＰＵ自身が行なうこともあり、
またはこれらの各装置が分担し合って処理することもあ
る。
さて、マシンチェック要求信号】０が＋１”になると、
障害処理が開始され、まずノ・−ドウエア部分のログア
ウトを行い（ステップ１００）、次にＣＨ，−ＰＲＯＣ
ＥＳＳ１４がセットされているかどうかテストする（ス
テップ１０１）。ＣＨＰＲＯＣＥＳＳ１４がセットされ
ていれば、チャネル処理中の共通ノ・−ドウエア部分の
障害と判断し、−律に全チャネル０１１０〜ＣＨ３をク
リアする（ステップ１０３）。これにより、各チャネル
に接続されている全ての入出力装置（Ｉｌｏ）もクリア
されることになる。次にマシンチェック割込みコード（
ＭＣＩＣ）に外部障害（ＥＤ）をセットして主記憶装置
の所定の記憶位置に格納しくステップ１０４）、マシン
チェック割込みを行う（ステップ１０５）。一方、Ｃ）
（ＰＲＯＣＥＳＳ１４がセツ°トされていなければ、Ｍ
ＣＩＣに内部障害をセットして主記憶装置に格納した後
（ステップ１０２）、マシンチェック割込みを行う。
障害処理が開始され、まずノ・−ドウエア部分のログア
ウトを行い（ステップ１００）、次にＣＨ，−ＰＲＯＣ
ＥＳＳ１４がセットされているかどうかテストする（ス
テップ１０１）。ＣＨＰＲＯＣＥＳＳ１４がセットされ
ていれば、チャネル処理中の共通ノ・−ドウエア部分の
障害と判断し、−律に全チャネル０１１０〜ＣＨ３をク
リアする（ステップ１０３）。これにより、各チャネル
に接続されている全ての入出力装置（Ｉｌｏ）もクリア
されることになる。次にマシンチェック割込みコード（
ＭＣＩＣ）に外部障害（ＥＤ）をセットして主記憶装置
の所定の記憶位置に格納しくステップ１０４）、マシン
チェック割込みを行う（ステップ１０５）。一方、Ｃ）
（ＰＲＯＣＥＳＳ１４がセツ°トされていなければ、Ｍ
ＣＩＣに内部障害をセットして主記憶装置に格納した後
（ステップ１０２）、マシンチェック割込みを行う。
以上の様に、チャネル処理中に、チャネルを含む共通ハ
ードウェアで障害が発生した場合、従来は影響が全チャ
ネル、全１／（Ｊに及び、実質的なシステムダウンにつ
ながっていたのである。
ードウェアで障害が発生した場合、従来は影響が全チャ
ネル、全１／（Ｊに及び、実質的なシステムダウンにつ
ながっていたのである。
本発明の目的は、チャネル制御装置、ＣＰＵ内部の共通
ハードウェア障害に関して、ある特定のチャネルだけの
障害と、して処理し、システムの信頼度を向上させる情
報処理装置の障害処理方式を提供することによる。
ハードウェア障害に関して、ある特定のチャネルだけの
障害と、して処理し、システムの信頼度を向上させる情
報処理装置の障害処理方式を提供することによる。
〔発明の概要〕
チャネル制御装置、ＣＰＵ内部のチャイ、ルで共通に使
用される部分の障害に対して、その障害の結果、直接影
響を受けるのは、はとんどの場合その時処理対象となっ
ているチャネルのみである。
用される部分の障害に対して、その障害の結果、直接影
響を受けるのは、はとんどの場合その時処理対象となっ
ているチャネルのみである。
本発明はこの点に着目し、障害の結果、処理対象となっ
ているチャネル番号が保証されているかどうかチェック
し、保証されている場合はそのチャネルの入出力割込み
としてプログラムに報告するものである。
ているチャネル番号が保証されているかどうかチェック
し、保証されている場合はそのチャネルの入出力割込み
としてプログラムに報告するものである。
第３図は本発明の一実施例のブロック図を示す。
第３図において、第１図と相違する部分は、チャネル処
理中を示す制御フリップフロップ１４０代りに、人出力
命令処坤中であることを示すノリツブ７０ツブ（ｌ０Ｉ
ＮＩｓ ）１１と、人出刃側込み処理中であることを示
すフリップフロップ（１０，ＩＮＴ ）１２と、スチー
ル処理中であることを示すフリップフロップ（ｌ０８Ｔ
Ｌ ）１３を設けたことである。又。
理中を示す制御フリップフロップ１４０代りに、人出力
命令処坤中であることを示すノリツブ７０ツブ（ｌ０Ｉ
ＮＩｓ ）１１と、人出刃側込み処理中であることを示
すフリップフロップ（１０，ＩＮＴ ）１２と、スチー
ル処理中であることを示すフリップフロップ（ｌ０８Ｔ
Ｌ ）１３を設けたことである。又。
第３図では、全体の構成が分るように制御ユニット１５
、主記憶制御表ｔｉｔ １６及び主記憶装置１７が示さ
れている。市ＩＪ？ｍユニット１５は主ｌ己１ｘ装置１
７から続出した命令の解読、実行の制御を司どる部分で
あり、図では省略したか、マイクロプログラム格納用の
制御メモリが具備されている。なお、後述する第４図及
び第５図の処理フローは制御ユニット１５内のマイクロ
プログラムの制御下で実行されるとする。主記憶装置１
７にはプログラム、データの他、特定の記憶位置に耕旧
のプログラム状態語（ＰＳＷ）、チャネル状態語（ＣＳ
Ｗ）、割込みコード等が格納されている。
、主記憶制御表ｔｉｔ １６及び主記憶装置１７が示さ
れている。市ＩＪ？ｍユニット１５は主ｌ己１ｘ装置１
７から続出した命令の解読、実行の制御を司どる部分で
あり、図では省略したか、マイクロプログラム格納用の
制御メモリが具備されている。なお、後述する第４図及
び第５図の処理フローは制御ユニット１５内のマイクロ
プログラムの制御下で実行されるとする。主記憶装置１
７にはプログラム、データの他、特定の記憶位置に耕旧
のプログラム状態語（ＰＳＷ）、チャネル状態語（ＣＳ
Ｗ）、割込みコード等が格納されている。
第４図はフリップフロップ１１．１２．１３のセット、
リセットの時期を示したものである。即ち、フリップフ
ロップ（ＩＯＩＮＩＳ）１１は、入出力命令でチャネル
アドレスレジスタ（ＣＨＡＤ）１に命令で指定されたチ
ャネル番号をセットしたあとにセットされ、該命令の処
理後にリセットされる。フリップフロップ（ＩＯＩＮＴ
）１２は、入出力割込みを受付けたチャネル番号をＣＨ
ＡＤｌにセットしたあとにセットされ、割込み処理後リ
セットされる。フリップフロップ（ｌ０８ＴＬ）１３は
スチール（実行中の処理を中断し、それより優先順位の
商い処理に移行すること）したチャネル番号をＣＨＡＤ
ｌにセットしたあとにセットされ、スチール処理後、下
位レベルに回復（ＲＴＮ）するとリセットされる。
リセットの時期を示したものである。即ち、フリップフ
ロップ（ＩＯＩＮＩＳ）１１は、入出力命令でチャネル
アドレスレジスタ（ＣＨＡＤ）１に命令で指定されたチ
ャネル番号をセットしたあとにセットされ、該命令の処
理後にリセットされる。フリップフロップ（ＩＯＩＮＴ
）１２は、入出力割込みを受付けたチャネル番号をＣＨ
ＡＤｌにセットしたあとにセットされ、割込み処理後リ
セットされる。フリップフロップ（ｌ０８ＴＬ）１３は
スチール（実行中の処理を中断し、それより優先順位の
商い処理に移行すること）したチャネル番号をＣＨＡＤ
ｌにセットしたあとにセットされ、スチール処理後、下
位レベルに回復（ＲＴＮ）するとリセットされる。
なお、本例では、チャネル処理内容を知るため８個のフ
リップフロップ１１．１２．１３により表現したが、こ
れはコード化されていてもよいし、６チヤネル中”とい
う主フリップフロップを設け、サブフリップフロップに
６人出力命令処理中”を設け、６入出力ｘ１ｊ込み処理
中”を上記フリップフロップの排反で使用してもよい。
リップフロップ１１．１２．１３により表現したが、こ
れはコード化されていてもよいし、６チヤネル中”とい
う主フリップフロップを設け、サブフリップフロップに
６人出力命令処理中”を設け、６入出力ｘ１ｊ込み処理
中”を上記フリップフロップの排反で使用してもよい。
次に、＄５図により本発明の障吾処理について説明する
。マシンチェック要求信号１０が′１”になると、市１
］御ユニット１５の市＋１ （ｎ下で、まず）・−ドウ
エア情報のログアウトを行い（ステップ２００ ）、次
にｌ０ＩＮＩＳＩＩ、ｌ０ＩＮＴ１２がセットされてい
るかどうかチェノつてろ（ステップ２０１）。セットさ
れていればチャネルの入出力館令、入出力割込み処理中
の１１１４であるので、次にＣＩＡＤＩのパリティエラ
ー・チェックラッチ（ＣＨＡＤＰＥ）７がセットされて
いるかどうかチェックする（ステップ２０２）。
。マシンチェック要求信号１０が′１”になると、市１
］御ユニット１５の市＋１ （ｎ下で、まず）・−ドウ
エア情報のログアウトを行い（ステップ２００ ）、次
にｌ０ＩＮＩＳＩＩ、ｌ０ＩＮＴ１２がセットされてい
るかどうかチェノつてろ（ステップ２０１）。セットさ
れていればチャネルの入出力館令、入出力割込み処理中
の１１１４であるので、次にＣＩＡＤＩのパリティエラ
ー・チェックラッチ（ＣＨＡＤＰＥ）７がセットされて
いるかどうかチェックする（ステップ２０２）。
ＣＨＡＤＰＥ７がセットされていると、チャネル番号を
記憶しているＣＨＡＤＩの内容が保証されないことを意
味しており、この場合は従来と同様にマシンチェック割
込み処理を行なう（ステップ２１０，２１１）。また、
この時装置によっては、他のエラー要因に関してもマシ
ンチェック割込みとして処理しなければならない場合も
あり、一般にはＣＨＡＤＰＥ７にのみ限定するものでは
ない。
記憶しているＣＨＡＤＩの内容が保証されないことを意
味しており、この場合は従来と同様にマシンチェック割
込み処理を行なう（ステップ２１０，２１１）。また、
この時装置によっては、他のエラー要因に関してもマシ
ンチェック割込みとして処理しなければならない場合も
あり、一般にはＣＨＡＤＰＥ７にのみ限定するものでは
ない。
ＣＨＡＤＰＥ７がセットされていない場合、ＣＨＡＤｌ
で選択されているチャネル８のＩ１０インターフ１６を
介して主記憶装置１７０所定記憶位置に格納する（ステ
ップ２０４）。又、割込みコードにはＣＨＡＤｌの内容
をセットし、同様に主記憶装置１７０所定記憶位置に格
納する（ステップ２０５）。次に、ｌ０ＩＮＩＳＩＩが
セットされているかどうかチェックしくステップ２０６
）、セットされていれば、コンディションコードに′１
”をセットして該当入出力命令を終了する（ステップ２
０８）。ｌ０ＩＮＩＳＩＩがセットされていなければｌ
０ＩＮＴ１２がセットされていることであり、この場合
は、入出力割込みのＰＳＷを切換えることにより、ＣＨ
ＡＤＩのチャネルからの人出刃側込みが発生することに
なる（ステップ２０７）ＩＯＩＮＩＳＩＩとｌ０ＩＮＴ
１２がセットされておらずｌ０８ＴＬ１３がセットされ
ていれば（ステップ２０９）ＣＨＡＤＰＥ７がセットさ
れていないことを確認して（ステップ２１２） 、割込
みフラグを七ッ卜しくステップ２１８）、−担、下位レ
ベルへ処理を戻す（ステップ２１４）。その後、入出力
割込みマスクが１″になって割込みか受付けられると、
該当チャネルのＩＯインターフェースの切離しを行い（
ステップ２０８）、以下、ステップ２０４以降の手順で
入出力割込みをかけることになる。
で選択されているチャネル８のＩ１０インターフ１６を
介して主記憶装置１７０所定記憶位置に格納する（ステ
ップ２０４）。又、割込みコードにはＣＨＡＤｌの内容
をセットし、同様に主記憶装置１７０所定記憶位置に格
納する（ステップ２０５）。次に、ｌ０ＩＮＩＳＩＩが
セットされているかどうかチェックしくステップ２０６
）、セットされていれば、コンディションコードに′１
”をセットして該当入出力命令を終了する（ステップ２
０８）。ｌ０ＩＮＩＳＩＩがセットされていなければｌ
０ＩＮＴ１２がセットされていることであり、この場合
は、入出力割込みのＰＳＷを切換えることにより、ＣＨ
ＡＤＩのチャネルからの人出刃側込みが発生することに
なる（ステップ２０７）ＩＯＩＮＩＳＩＩとｌ０ＩＮＴ
１２がセットされておらずｌ０８ＴＬ１３がセットされ
ていれば（ステップ２０９）ＣＨＡＤＰＥ７がセットさ
れていないことを確認して（ステップ２１２） 、割込
みフラグを七ッ卜しくステップ２１８）、−担、下位レ
ベルへ処理を戻す（ステップ２１４）。その後、入出力
割込みマスクが１″になって割込みか受付けられると、
該当チャネルのＩＯインターフェースの切離しを行い（
ステップ２０８）、以下、ステップ２０４以降の手順で
入出力割込みをかけることになる。
以上、第５図の障害処理をＣＰＵの制御ユニッ） １５
で行うとして説明したか、匠来と同様、チャネル制御１
Ｉ４Ｉ鉄置、ＣＰ Ｕと独立の診断専用の装置やサービ
スプロセッサで行うこともｐＴ能であり、また、チャネ
ル制御装置もしくは上記の各装置か分担し合って処理す
るようにしてもよい。
で行うとして説明したか、匠来と同様、チャネル制御１
Ｉ４Ｉ鉄置、ＣＰ Ｕと独立の診断専用の装置やサービ
スプロセッサで行うこともｐＴ能であり、また、チャネ
ル制御装置もしくは上記の各装置か分担し合って処理す
るようにしてもよい。
以上の説明から明らかなグロく、本究明によれば、障害
が複数チャネルの共通ハードウェア部分で発生しても、
チャネル査号が保証されていれば、そのチャネルのみの
障害にすることができ、ＩＯインターフェース制開側障
害と同様に、チャネルプログラムの再試行などにより［
Ｆの回復が比較的簡単に行える利点がある。従って、仮
に再試行が失敗してもそのチャネルのみの部分的ダウン
ですみ、システムの信頼性を向上することができる。
が複数チャネルの共通ハードウェア部分で発生しても、
チャネル査号が保証されていれば、そのチャネルのみの
障害にすることができ、ＩＯインターフェース制開側障
害と同様に、チャネルプログラムの再試行などにより［
Ｆの回復が比較的簡単に行える利点がある。従って、仮
に再試行が失敗してもそのチャネルのみの部分的ダウン
ですみ、システムの信頼性を向上することができる。
第１図は従来のチャネル制御装置の構成例を示す図、第
２図は従来の障害処理を説明する流れ図、第８図は本発
明の一実施例の構成図、第４図は第８図のフリップフロ
ップのセット、リセットの時期を説明する流れ図、第５
図は本発明による障害処理を説明する流れ図である。 １・・・チャネルアドレスレジスタ、２・・・デコーダ
、８・・・チャネル、４・・・演算器、７，８・・・チ
ェックラッチ、９・・・オアゲート、１０・・・マシン
チェック要求信号、１１〜１３・・・フリップフロップ
、１５・・・制御ユニット、１６・・・主記憶制御装置
、１７・・・主記憶装置。 、丁 代理人弁理士 鈴 木 誠□′１．。 ）
２図は従来の障害処理を説明する流れ図、第８図は本発
明の一実施例の構成図、第４図は第８図のフリップフロ
ップのセット、リセットの時期を説明する流れ図、第５
図は本発明による障害処理を説明する流れ図である。 １・・・チャネルアドレスレジスタ、２・・・デコーダ
、８・・・チャネル、４・・・演算器、７，８・・・チ
ェックラッチ、９・・・オアゲート、１０・・・マシン
チェック要求信号、１１〜１３・・・フリップフロップ
、１５・・・制御ユニット、１６・・・主記憶制御装置
、１７・・・主記憶装置。 、丁 代理人弁理士 鈴 木 誠□′１．。 ）
Claims (1)
- 【特許請求の範囲】 ｆｉｌ 伏数のチャネルをＪｆｊも、これらのチャネ
ルでハードウェアを共有している情報処理装置において
、処理状態を記憶する記憶手段を設け、障害発生時、前
記記憶手段がチャネルの入出力命令実行中をボしている
ならば、チャネル状態語に異材を示すビットをセットす
ると共にコンディションコードなセットして該当節令を
終了することを特徴とする情報処理装置の障害処理方式
。 （２） 障害発生時、前記記憶手段が人出力舖令以外
のチャネル処理中を示しているならば、チャネル状態語
に異常を示すビットをセットし、該当チャネル番号を使
って入出力割込みを行うことを特徴とする特許請求の範
囲第１項記載の情報処理装置の障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066750A JPS59191655A (ja) | 1983-04-15 | 1983-04-15 | 情報処理装置の障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066750A JPS59191655A (ja) | 1983-04-15 | 1983-04-15 | 情報処理装置の障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191655A true JPS59191655A (ja) | 1984-10-30 |
| JPS648379B2 JPS648379B2 (ja) | 1989-02-14 |
Family
ID=13324864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066750A Granted JPS59191655A (ja) | 1983-04-15 | 1983-04-15 | 情報処理装置の障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191655A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110936A (ja) * | 1974-06-03 | 1976-01-28 | Eastman Kodak Co | Hojinokaraagazokeiseiho |
| JPS5295435A (en) * | 1976-02-06 | 1977-08-11 | Hitachi Ltd | Pre-heating device for vehicle |
| JPS5559524A (en) * | 1978-10-23 | 1980-05-06 | Ibm | Channel error processing system |
-
1983
- 1983-04-15 JP JP58066750A patent/JPS59191655A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110936A (ja) * | 1974-06-03 | 1976-01-28 | Eastman Kodak Co | Hojinokaraagazokeiseiho |
| JPS5295435A (en) * | 1976-02-06 | 1977-08-11 | Hitachi Ltd | Pre-heating device for vehicle |
| JPS5559524A (en) * | 1978-10-23 | 1980-05-06 | Ibm | Channel error processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648379B2 (ja) | 1989-02-14 |
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