JPS59191350A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59191350A JPS59191350A JP6620483A JP6620483A JPS59191350A JP S59191350 A JPS59191350 A JP S59191350A JP 6620483 A JP6620483 A JP 6620483A JP 6620483 A JP6620483 A JP 6620483A JP S59191350 A JPS59191350 A JP S59191350A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製法、特にシリコン基体に対する
選択的熱酸化工程を伴う例えば共通の半導体基体に形成
された複数の回路素子間を電気的に分離する酸化物絶縁
層を選択的に形成する工程を伴う半導体集積回路装置等
を得る場合に適用する半導体装置の製法に係わる。
選択的熱酸化工程を伴う例えば共通の半導体基体に形成
された複数の回路素子間を電気的に分離する酸化物絶縁
層を選択的に形成する工程を伴う半導体集積回路装置等
を得る場合に適用する半導体装置の製法に係わる。
背景技術とその問題点
例えば半導体集積回路において、共通のシリコン基体に
形成した複数の回路素子間を電気的に分離するに、この
素子間において選択的にシリコン基体を熱酸化して厚い
酸化物絶縁層を形成してその電気的分離を行う方法があ
る。
形成した複数の回路素子間を電気的に分離するに、この
素子間において選択的にシリコン基体を熱酸化して厚い
酸化物絶縁層を形成してその電気的分離を行う方法があ
る。
このようにシリコン基体に対して選択的熱酸化を行って
酸化物絶縁層を形成する場合、半導体基体表面に酸化の
マスクとなるシリコン窒化物８ｉ３Ｎ４ＨＩＸを形成し
、これに穿設した開口を通じて半導体基体に対する選択
的熱酸化を行うことが一般的になされる。この場合、シ
リコン半導体基体上に直接的にＳ ｉ 、Ｎ４酸化マス
ク層を形成すると、この８１５Ｎ４膜中の真性応力によ
ってＳｔ −Ｓｉ、Ｎ４界面に歪が生じ、これが爾後の
熱処理において結晶欠陥の発生原因となるなどの不安定
性を招来する。
酸化物絶縁層を形成する場合、半導体基体表面に酸化の
マスクとなるシリコン窒化物８ｉ３Ｎ４ＨＩＸを形成し
、これに穿設した開口を通じて半導体基体に対する選択
的熱酸化を行うことが一般的になされる。この場合、シ
リコン半導体基体上に直接的にＳ ｉ 、Ｎ４酸化マス
ク層を形成すると、この８１５Ｎ４膜中の真性応力によ
ってＳｔ −Ｓｉ、Ｎ４界面に歪が生じ、これが爾後の
熱処理において結晶欠陥の発生原因となるなどの不安定
性を招来する。
そこで通常このようなＳ ｉ 、Ｎ４膜による酸化マス
クを用いる場合、第１図に示すようにシリコン基体（１
）の表面に数百Ｘ程度の薄い５１０２膜によるパッド層
（２）を形成し、これの上に酸化マスクとしての窒化物
Ｓ ｉ ３Ｎ４層（３）を被着し、この層（３）にフォ
トエツチング等によって熱酸化を施こさんとする部分に
開口（４）を形成する。その後、この開口（４）を通じ
てシリコン基体（１）の表面を熱酸化して第２図に示す
ようにシリコン基体（１）Ｋ選択的に酸化物層（５）を
形成するようにしている。ところが、このように酸化の
マスク効果がない５ｉｏ２ｚ＊ツド層（２）が酸化マス
ク８１３Ｎ４層（３）下の基体（１）との間に介在され
るようにする場合、この８１０２層（２）による実質的
間隙によって、得られた酸化物層（５）の周辺にはマス
ク層（３）の開口（４）の縁部下に入シ込んで延在する
嘴状部いわゆるバーズビーク部（６）が形成され、これ
がため酸化物層（５）を充分幅狭に形成し得す、例えば
集積回路における回路素子の集積度の向上が図多難い。
クを用いる場合、第１図に示すようにシリコン基体（１
）の表面に数百Ｘ程度の薄い５１０２膜によるパッド層
（２）を形成し、これの上に酸化マスクとしての窒化物
Ｓ ｉ ３Ｎ４層（３）を被着し、この層（３）にフォ
トエツチング等によって熱酸化を施こさんとする部分に
開口（４）を形成する。その後、この開口（４）を通じ
てシリコン基体（１）の表面を熱酸化して第２図に示す
ようにシリコン基体（１）Ｋ選択的に酸化物層（５）を
形成するようにしている。ところが、このように酸化の
マスク効果がない５ｉｏ２ｚ＊ツド層（２）が酸化マス
ク８１３Ｎ４層（３）下の基体（１）との間に介在され
るようにする場合、この８１０２層（２）による実質的
間隙によって、得られた酸化物層（５）の周辺にはマス
ク層（３）の開口（４）の縁部下に入シ込んで延在する
嘴状部いわゆるバーズビーク部（６）が形成され、これ
がため酸化物層（５）を充分幅狭に形成し得す、例えば
集積回路における回路素子の集積度の向上が図多難い。
発明の目的
本発明は上述した選択的酸化を伴う半導体装置の製法に
おいてその選択的酸化による酸化物層の周縁のバーズビ
ークの発生を効果的に回避して例えば半導体集積回路に
おいてその集積度の向上を図る。
おいてその選択的酸化による酸化物層の周縁のバーズビ
ークの発生を効果的に回避して例えば半導体集積回路に
おいてその集積度の向上を図る。
また、本発明においては、シリコン基体表面に形成する
回路素子、例えば絶縁ダート型電界効果トランジスタ（
ＭＯＳ ）ランリスタ）の特性の向上と安定化を図るも
のである。
回路素子、例えば絶縁ダート型電界効果トランジスタ（
ＭＯＳ ）ランリスタ）の特性の向上と安定化を図るも
のである。
発明の概要
本発明においてはシリコン基体に対する選択的熱酸化を
行うマスクとしてシリコンの窒化物例えば５１３Ｎ１層
を形成するものであるが、特にこの窒化物層の形成を、
シリコン基体上に形成したシリコンを含む非晶質層を通
してシリコン基体表面に窒素原子をイオン注入すること
によって形成する。
行うマスクとしてシリコンの窒化物例えば５１３Ｎ１層
を形成するものであるが、特にこの窒化物層の形成を、
シリコン基体上に形成したシリコンを含む非晶質層を通
してシリコン基体表面に窒素原子をイオン注入すること
によって形成する。
そしてこのよう圧して得た窒化物層を酸化のマスクとし
て熱酸化して後このマスク層の排除を行うが、更にシリ
コン基体表面に残存する窒素原子を、シリコン基体上に
シリコン酸化物層８１０□層を形成することによってこ
れに吸着させてその排除を行う。
て熱酸化して後このマスク層の排除を行うが、更にシリ
コン基体表面に残存する窒素原子を、シリコン基体上に
シリコン酸化物層８１０□層を形成することによってこ
れに吸着させてその排除を行う。
すなわち本発明においては、まずシリコン基体の一生面
にシリコンを含有する非晶質層を被着形成し、この非晶
質層を通じて一選択的に所定のノ４ターンにシリコン基
体に対して窒素をイオン注入してシリコンの窒化物層を
形成する。そしてこの窒化物層をマスクとしてシリコン
基体に対して熱酸化処理を施こして所定のパターンのシ
リコン酸化物層を形成し、その後この熱酸化によって同
様に酸化された非晶質層と窒化物層を除去し、更にこの
窒化物層を除去した基体表面を再び熱酸化して酸化物層
を形成し、この酸化物層中に上述したシリコン基体表面
に残存する窒素原子す々わちドナー不純物としての作用
を有する窒素原子を吸着させる。その後、この酸化物層
を除去することによって輩紫、すなわちドナー不純物を
シリコン基体よシ排除し、爾後このシリコン基体表面に
形成する例えばＭＯＳトランジスタにおいてこのドナー
不純物の残存によるシリコン表面の電気伝導度の制御の
困難性を排除するものである。
にシリコンを含有する非晶質層を被着形成し、この非晶
質層を通じて一選択的に所定のノ４ターンにシリコン基
体に対して窒素をイオン注入してシリコンの窒化物層を
形成する。そしてこの窒化物層をマスクとしてシリコン
基体に対して熱酸化処理を施こして所定のパターンのシ
リコン酸化物層を形成し、その後この熱酸化によって同
様に酸化された非晶質層と窒化物層を除去し、更にこの
窒化物層を除去した基体表面を再び熱酸化して酸化物層
を形成し、この酸化物層中に上述したシリコン基体表面
に残存する窒素原子す々わちドナー不純物としての作用
を有する窒素原子を吸着させる。その後、この酸化物層
を除去することによって輩紫、すなわちドナー不純物を
シリコン基体よシ排除し、爾後このシリコン基体表面に
形成する例えばＭＯＳトランジスタにおいてこのドナー
不純物の残存によるシリコン表面の電気伝導度の制御の
困難性を排除するものである。
実施例
第３図以下を参照して本発明による半導体装置の製法の
一例を詳細に説明する。まず、第３図に示すようにシリ
コン基体αη、例えば１００結晶面方向に沿って切シ出
された比抵抗８〜１２（２ｔｍＯＰ型のシリコン基板α
■の一生面（ｌｌａ）にシリコンを含有する非晶質層（
６）例えばＳ ｉＯｚ熱酸化膜を１００Ｘ程度の厚さに
被着形成する。そしてこの非晶質層（６）上に選択的酸
化を行わんとする部分例えば半導体集積回路における回
路素子間の絶縁分離を行うべき部分にイオン注入のマス
ク層（６）例えばフォトレジスト層を選択的に形成する
。この選択的形成は周知の写真技術によって形成し得る
。
一例を詳細に説明する。まず、第３図に示すようにシリ
コン基体αη、例えば１００結晶面方向に沿って切シ出
された比抵抗８〜１２（２ｔｍＯＰ型のシリコン基板α
■の一生面（ｌｌａ）にシリコンを含有する非晶質層（
６）例えばＳ ｉＯｚ熱酸化膜を１００Ｘ程度の厚さに
被着形成する。そしてこの非晶質層（６）上に選択的酸
化を行わんとする部分例えば半導体集積回路における回
路素子間の絶縁分離を行うべき部分にイオン注入のマス
ク層（６）例えばフォトレジスト層を選択的に形成する
。この選択的形成は周知の写真技術によって形成し得る
。
次に第４図に示すように、基体α力の面（ｌｌａ）側よ
シアオドレジストマスク層α罎をイオン注入のマスクと
してＮ２イオンを例えば２０ｋｅＶの打ち込みエネルギ
ーで１．５Ｘ１０ ｍのドース量で例えば１００軸か
ら任意の方向に約７°傾けた方向から注入して基体αや
の主面（ｌｌａ）に窒化物層α尋を所定のパターンすな
わちマスク層Ｃ１→が被着されていない部分に形成する
。この場合、非晶質層（ロ）中にも窒素原子がドーピン
グされてこれがシリコンオキシナイトライドとされると
共に、これの下に約４００Ｘの厚さの窒化物層ａ４すな
わち例えばＳ ｉ 、Ｎ４のシリコンナイトライド層が
形成される。
シアオドレジストマスク層α罎をイオン注入のマスクと
してＮ２イオンを例えば２０ｋｅＶの打ち込みエネルギ
ーで１．５Ｘ１０ ｍのドース量で例えば１００軸か
ら任意の方向に約７°傾けた方向から注入して基体αや
の主面（ｌｌａ）に窒化物層α尋を所定のパターンすな
わちマスク層Ｃ１→が被着されていない部分に形成する
。この場合、非晶質層（ロ）中にも窒素原子がドーピン
グされてこれがシリコンオキシナイトライドとされると
共に、これの下に約４００Ｘの厚さの窒化物層ａ４すな
わち例えばＳ ｉ 、Ｎ４のシリコンナイトライド層が
形成される。
そしてこのイオン注入後、窒素雰囲気中で例えば９００
℃３０分間のアニール処理を施こした後、約５ｋｇ／ｃ
１ｎ２の高圧で９００℃約６０分の高圧酸化を行って、
第５図に示すように６０００Ｘ程度の酸化物５ＩＯ２層
α９を形成する。この場合のアニール処理及び酸化物層
α→の形成のだめの選択的酸化処理は、両者を含めて８
００℃〜１１００℃において少くとも６０分以上行うこ
と釦よって、シリコン基体αη中に導入された窒素原子
の多くが窒化物層（１４１の形成のために、この層α◆
中へと、すなわち基体表面へと移動させて、シリコン基
体αや中に残留する窒素原子の数の減少化を図る。この
酸化物層α→を形成する酸化処理によって、非晶質層（
６）及び窒化物層α尋の一部は酸化されてシリコンオキ
サイド膜に変化しておシ、結局約２００Ｘのシリコンオ
キサイド膜と約３００Ｘのシリコンナイトライド膜から
の２層構造となる。
℃３０分間のアニール処理を施こした後、約５ｋｇ／ｃ
１ｎ２の高圧で９００℃約６０分の高圧酸化を行って、
第５図に示すように６０００Ｘ程度の酸化物５ＩＯ２層
α９を形成する。この場合のアニール処理及び酸化物層
α→の形成のだめの選択的酸化処理は、両者を含めて８
００℃〜１１００℃において少くとも６０分以上行うこ
と釦よって、シリコン基体αη中に導入された窒素原子
の多くが窒化物層（１４１の形成のために、この層α◆
中へと、すなわち基体表面へと移動させて、シリコン基
体αや中に残留する窒素原子の数の減少化を図る。この
酸化物層α→を形成する酸化処理によって、非晶質層（
６）及び窒化物層α尋の一部は酸化されてシリコンオキ
サイド膜に変化しておシ、結局約２００Ｘのシリコンオ
キサイド膜と約３００Ｘのシリコンナイトライド膜から
の２層構造となる。
これらを第６図に示すように適当なエツチング液或いは
エツチングガスを用いてエツチング除去する。
エツチングガスを用いてエツチング除去する。
そしてその後第７図に示すように、８５０℃以下の例え
ば８００℃程度、約５に９／ｃｍ ２の高圧下で少くと
も２００Ｘ以上、例えば５００Ｘの熱酸化を行って酸化
物層αＱを形成する。
ば８００℃程度、約５に９／ｃｍ ２の高圧下で少くと
も２００Ｘ以上、例えば５００Ｘの熱酸化を行って酸化
物層αＱを形成する。
その後、第８図に示すようにこの酸化物層ＯＱをエツチ
ング除去する。このようにして熱酸化物層′０時が除去
された半導体シリコン基体０ηの表面には窒素原子がド
ナー化して生ずるＮ型キャリアは全く残っていないこと
が確められた。この確認は、このシリコン基体表面にＭ
ＯＳキャパシタを形成シ、そのしきい値電圧ｖｔｈが窒
素イオンの注入を行わなかったものと同等でおることか
ら確認した。この窒素原子の排除は、酸化物層＜１４中
例い窒素原子が採シ入れられ、その後の酸化物層α→の
除去によってこれが排除されることによる。
ング除去する。このようにして熱酸化物層′０時が除去
された半導体シリコン基体０ηの表面には窒素原子がド
ナー化して生ずるＮ型キャリアは全く残っていないこと
が確められた。この確認は、このシリコン基体表面にＭ
ＯＳキャパシタを形成シ、そのしきい値電圧ｖｔｈが窒
素イオンの注入を行わなかったものと同等でおることか
ら確認した。この窒素原子の排除は、酸化物層＜１４中
例い窒素原子が採シ入れられ、その後の酸化物層α→の
除去によってこれが排除されることによる。
窒素原子のイオン注入Ｋｍつて熱酸化膜による非晶質層
を通さないでイオン注入し、アニール処理を９００℃〜
１２００℃で約３０分間行って窒化物層ａ４を形成する
場合には約５ Ｘ １０ ” ｃｍ−３の濃度のＮ型キ
ャリアが０．２μｍの深さまで存在する。
を通さないでイオン注入し、アニール処理を９００℃〜
１２００℃で約３０分間行って窒化物層ａ４を形成する
場合には約５ Ｘ １０ ” ｃｍ−３の濃度のＮ型キ
ャリアが０．２μｍの深さまで存在する。
また窒素イオンの注入前すなわち窒化物層０の形成前に
形成する非晶質層（６）としての熱酸化膜は、基体ａ■
が単結晶であることから生じるイオン注入初期のチャン
ネリング効果を防ぐ目的をもって被着されるものであシ
、この層（ロ）は、上述した２ ０ ｋｅＶのＮ２イオ
ン注入を行う場合は、３０〜２００Ｘの範囲の厚さに選
ぶことができる。また、この非晶質層（１■としては、
熱酸化５Ｉ０２膜に限らず例えば多結晶シリコン層或い
はシリコンナイトライド膜等によって形成することもで
きる。この非晶質層（６）の厚さはＮ２イオンの射影飛
程距離よシ小さく選ばれるものであ’） 、Ｎ２イオン
がシリコン基体αη中に充分深く注入されてシリコンナ
イトライドすなわち窒化物層（１４１を形成することが
できるようにその材料及び厚さが選定される。
形成する非晶質層（６）としての熱酸化膜は、基体ａ■
が単結晶であることから生じるイオン注入初期のチャン
ネリング効果を防ぐ目的をもって被着されるものであシ
、この層（ロ）は、上述した２ ０ ｋｅＶのＮ２イオ
ン注入を行う場合は、３０〜２００Ｘの範囲の厚さに選
ぶことができる。また、この非晶質層（１■としては、
熱酸化５Ｉ０２膜に限らず例えば多結晶シリコン層或い
はシリコンナイトライド膜等によって形成することもで
きる。この非晶質層（６）の厚さはＮ２イオンの射影飛
程距離よシ小さく選ばれるものであ’） 、Ｎ２イオン
がシリコン基体αη中に充分深く注入されてシリコンナ
イトライドすなわち窒化物層（１４１を形成することが
できるようにその材料及び厚さが選定される。
発明の効果
上述した本発明製法によれば、選択的酸化を行うだめの
耐酸化マスク層としての窒化物層α◆の形成を、特にシ
リコン基体への窒素原子のイオン注入によって行うよう
にしたので窒化物層へ４と窒素を全く含まない基本領域
との間は窒素濃度が所要の分布をもって減少する態様を
とるために）ぐラド層の介在をとらすとも歪の発生は小
さい。またこのようにイオン注入法をと−るが故に１例
えば化学的気相成長法、或いは熱窒化法等によって窒化
物層を形成する場合のように１この窒化物層とシうコン
基体表面との間にシリコンの酸化物層が形成されるを回
避できる。そして、このような５ｔＯ２膜の介在が回避
されたことによって本発明製法においては冒頭に述べた
バーズビークの発生が回避される。
耐酸化マスク層としての窒化物層α◆の形成を、特にシ
リコン基体への窒素原子のイオン注入によって行うよう
にしたので窒化物層へ４と窒素を全く含まない基本領域
との間は窒素濃度が所要の分布をもって減少する態様を
とるために）ぐラド層の介在をとらすとも歪の発生は小
さい。またこのようにイオン注入法をと−るが故に１例
えば化学的気相成長法、或いは熱窒化法等によって窒化
物層を形成する場合のように１この窒化物層とシうコン
基体表面との間にシリコンの酸化物層が形成されるを回
避できる。そして、このような５ｔＯ２膜の介在が回避
されたことによって本発明製法においては冒頭に述べた
バーズビークの発生が回避される。
また、このイオン注入法によって窒化物層を形成したた
めにこの窒化物層α４中には全く酸素が含まれることが
なく、これが耐酸化性罠優れ、選択的酸化のマスクとし
ての優れたマスク層を形成することができる。また、フ
ォトレジスト層等のマスク層α場を用いることによって
窒化物層α→は任意のパターンに、従って酸化物層α→
を任意のパターンに形成することができるなどの利点を
有する。
めにこの窒化物層α４中には全く酸素が含まれることが
なく、これが耐酸化性罠優れ、選択的酸化のマスクとし
ての優れたマスク層を形成することができる。また、フ
ォトレジスト層等のマスク層α場を用いることによって
窒化物層α→は任意のパターンに、従って酸化物層α→
を任意のパターンに形成することができるなどの利点を
有する。
一方このように窒化物層をシリコン基体中に形成除した
ので、最終的に基体αηの表面よシ窒素原子によるドナ
ーを確実に排除することができ、これによってシリコン
基体表面の電気的特性を安定化させることができ、これ
に形成するＭＯＳ ）ランリスタ等の回路素子の特性の
安定化がはかられる。
ので、最終的に基体αηの表面よシ窒素原子によるドナ
ーを確実に排除することができ、これによってシリコン
基体表面の電気的特性を安定化させることができ、これ
に形成するＭＯＳ ）ランリスタ等の回路素子の特性の
安定化がはかられる。
第１図及び第２図は従来の半導体装置の製法の説明に供
する各工程の路線的断面図、第３図ないし第８図は本発
明による半導体装置の製法の一例の各工程における路線
的拡大断面図である。 αηはシリコン基体、α■は非晶質層、α→は窒化物層
、９時は酸化物層、αＱは酸化物層である。
する各工程の路線的断面図、第３図ないし第８図は本発
明による半導体装置の製法の一例の各工程における路線
的拡大断面図である。 αηはシリコン基体、α■は非晶質層、α→は窒化物層
、９時は酸化物層、αＱは酸化物層である。
Claims (1)
- シリコン基体の一主面にシリコンを含有する非晶質層を
形成する工程と、上記シリコン基体に窒素をイオン注入
し上記非晶質層下に所定パターンの窒化物層を形成する
工程と、上記シリコン基体の主面を熱酸化する工程と、
これによシ酸化された上記非晶質層及び窒化物層を除去
する工程と、上記窒化物層を除去した基体表面に熱酸化
による酸化物層を形成する工程と、該酸化物層を除去す
る工程とを有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6620483A JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6620483A JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191350A true JPS59191350A (ja) | 1984-10-30 |
| JPH0430179B2 JPH0430179B2 (ja) | 1992-05-21 |
Family
ID=13309071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6620483A Granted JPS59191350A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191350A (ja) |
-
1983
- 1983-04-14 JP JP6620483A patent/JPS59191350A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430179B2 (ja) | 1992-05-21 |
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