JPS5917860B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5917860B2 JPS5917860B2 JP51045048A JP4504876A JPS5917860B2 JP S5917860 B2 JPS5917860 B2 JP S5917860B2 JP 51045048 A JP51045048 A JP 51045048A JP 4504876 A JP4504876 A JP 4504876A JP S5917860 B2 JPS5917860 B2 JP S5917860B2
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Landscapes
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- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は絶縁性基板上に形成される半導体装置の製造方
法に関するものである。
法に関するものである。
本発明はとくにウェーハスクライブおよび組立工程にお
いて高い１０歩留りを得ることを目的としている。第１
図ａはセラミック基板１０１上にダイボンドもしくは接
着剤によつて固定された半導体集積回路１０２の電極１
０３と前記セラミック基板周辺上に設けられた金属端子
１０４とが金またはア１５ルミニウムの細線１０５によ
つて接続されている状態を示している。
いて高い１０歩留りを得ることを目的としている。第１
図ａはセラミック基板１０１上にダイボンドもしくは接
着剤によつて固定された半導体集積回路１０２の電極１
０３と前記セラミック基板周辺上に設けられた金属端子
１０４とが金またはア１５ルミニウムの細線１０５によ
つて接続されている状態を示している。
前記細線１０５は熱圧着もしくは超音波圧着奢こよつて
前記１０３と１０４に接続されるのが一般的である。第
１図ｂではコイル、抵抗、コンデンサなどより成る厚膜
能動素子フ０１０６がセラミック基板１０１上に加えら
れた半導体混成東回である。前記１０６も蒸着によりセ
ラミック基板上に形成されるのが一般的であり、したが
つて金属端子１０４との接続も金属薄膜１０□で接続す
ることが可能であるが、半導体集フ５積回路１０１の厚
みに伴なう段差（０．２〜１ｎ）のために厚膜能動素子
１０６と半導体集積回路１０１との接続は第１図ａの場
合と同様に金属細線１０５によらねばならない。以上述
べたように半導体集積回路のパッケージιｏ シダはほ
とんどワイアボンドによつてなされているが、信頼性お
よび工程の簡易化を考えれば蒸着などによつて形成され
た金属被膜配線路に比べて明らかに不利である。
前記１０３と１０４に接続されるのが一般的である。第
１図ｂではコイル、抵抗、コンデンサなどより成る厚膜
能動素子フ０１０６がセラミック基板１０１上に加えら
れた半導体混成東回である。前記１０６も蒸着によりセ
ラミック基板上に形成されるのが一般的であり、したが
つて金属端子１０４との接続も金属薄膜１０□で接続す
ることが可能であるが、半導体集フ５積回路１０１の厚
みに伴なう段差（０．２〜１ｎ）のために厚膜能動素子
１０６と半導体集積回路１０１との接続は第１図ａの場
合と同様に金属細線１０５によらねばならない。以上述
べたように半導体集積回路のパッケージιｏ シダはほ
とんどワイアボンドによつてなされているが、信頼性お
よび工程の簡易化を考えれば蒸着などによつて形成され
た金属被膜配線路に比べて明らかに不利である。
また半導体集積回路が絶縁性のサファイア基板上に形成
された場合には、サ”５ ファイヤが固いため、そのス
クライブによるペレット形成が困難で、とくにペレット
周辺部における欠けの発生が歩留りの低下をもたらして
いるのが現状である。そこで本発明においてはセラミツ
ク基板表面にサフアイア基板の小片を埋めこんでそのサ
フアイア基板上に半導体集積回路を形成することにより
、半導体集積回路の電極への配線を金属細線ではなく金
属薄膜によつて行なうことを可能ならしめると同時にサ
フアイア基板周辺の欠けに伴なう歩留りの低下を防止し
ている。第２図で本発明の詳細について説明しよう。第
２図ａに示すようにセラミツク基板２０１の表面に凹部
２０２を形成する。
された場合には、サ”５ ファイヤが固いため、そのス
クライブによるペレット形成が困難で、とくにペレット
周辺部における欠けの発生が歩留りの低下をもたらして
いるのが現状である。そこで本発明においてはセラミツ
ク基板表面にサフアイア基板の小片を埋めこんでそのサ
フアイア基板上に半導体集積回路を形成することにより
、半導体集積回路の電極への配線を金属細線ではなく金
属薄膜によつて行なうことを可能ならしめると同時にサ
フアイア基板周辺の欠けに伴なう歩留りの低下を防止し
ている。第２図で本発明の詳細について説明しよう。第
２図ａに示すようにセラミツク基板２０１の表面に凹部
２０２を形成する。
ついで第２図ｂに示すように凹部２０２にアルミナ粉末
２０３を堆積し、さらに所定の大きさに成型されたサフ
アイア単結晶基板２０４を埋めこむ。この後不活性ガス
雰囲気中で１０００℃以上、好ましくは１２００℃前後
の高温処理を施して前記アルミナ粉末２０３を焼結する
。サフアイア基板はアルミナ（Ｍ２Ｏ３）の単結晶であ
り、またセラミツク基板はアルミナ粉末を高温加圧にす
ることにより得られる焼結体であるので、サフアイア基
板２０４はアルミナ粉末２０３の焼結体を介してセラミ
ツク基板２０１：と極めて強固に密着する。ついで第２
図Ｃに示したように研磨によつてセラミツク基板２０１
の表面を研磨するとサフアイア基板２０４も研磨され平
坦な表面２０５が得られる。つぎに第２図ｄに示したよ
うにシリコンのエピタキシヤル成長を行なうと前記表面
２０５上では下地表面がサフアイア基板２０４である領
域には単結晶シリコン層２０６が成長し、下地表面がセ
ラミツク基板２０１である領域には多結晶シリコン層２
１７が成長する。シリコンのエピタキシヤル成長時の不
純物添加量が１０１７ＣＴｉｔ以下であれば前記多結晶
シリコン層２０７はほとんど導電性を示さないので絶縁
層とみなすことができる。もちろん、前記多結晶シリコ
ン層２０７に不純物を拡散して導電性を与えたいわゆる
拡散層として多層配線に用いることも可能である。
２０３を堆積し、さらに所定の大きさに成型されたサフ
アイア単結晶基板２０４を埋めこむ。この後不活性ガス
雰囲気中で１０００℃以上、好ましくは１２００℃前後
の高温処理を施して前記アルミナ粉末２０３を焼結する
。サフアイア基板はアルミナ（Ｍ２Ｏ３）の単結晶であ
り、またセラミツク基板はアルミナ粉末を高温加圧にす
ることにより得られる焼結体であるので、サフアイア基
板２０４はアルミナ粉末２０３の焼結体を介してセラミ
ツク基板２０１：と極めて強固に密着する。ついで第２
図Ｃに示したように研磨によつてセラミツク基板２０１
の表面を研磨するとサフアイア基板２０４も研磨され平
坦な表面２０５が得られる。つぎに第２図ｄに示したよ
うにシリコンのエピタキシヤル成長を行なうと前記表面
２０５上では下地表面がサフアイア基板２０４である領
域には単結晶シリコン層２０６が成長し、下地表面がセ
ラミツク基板２０１である領域には多結晶シリコン層２
１７が成長する。シリコンのエピタキシヤル成長時の不
純物添加量が１０１７ＣＴｉｔ以下であれば前記多結晶
シリコン層２０７はほとんど導電性を示さないので絶縁
層とみなすことができる。もちろん、前記多結晶シリコ
ン層２０７に不純物を拡散して導電性を与えたいわゆる
拡散層として多層配線に用いることも可能である。
第２図Ｅ，ｆは多結晶シリコン層２０７を除去した場合
と除去しなかつた場合に得られる断面である。前記単結
晶シリコン層２０６に半導体集積回路（図示せず）を形
成し蒸着などによる金属薄膜配線路２０８を設けたもの
であり、第２図ｅでは前記２０６の周辺部は選択エツチ
により斜めに形成されており前記２０７の段切れを防止
している。第２図ｆでは表面が平坦ななめに段切れの恐
れは皆無である。通常半導体集積回路内の金属薄膜配線
路は精度よくパターン出しを行なうために１μｍ前後に
選ばれるがセラミツク基板上での金属薄膜配線路は前者
に比べるとそれほどの精度を必要としないので第２図ｇ
に示したように半導体集積回路からの配線路２０８は半
導体集積回路周辺までとしリード電極２１０までの配線
は厚い金属配線路２０９で行なうと好都合である。第２
図Ｈ，ｉはこのようにして得られたもので、厚膜受動素
子２１１も前記厚い金属配線路２０９でリード電極２１
０と容易に接続されることが分る。以上述べたように本
発明による半導体集積回路および半導体混成集積回路は
ワイアボンドによる組立工程はなく、金属薄膜線路で全
ての配線を行なえるので振動にも強く、極めて高い信頼
性と組立歩留りが得られる。
と除去しなかつた場合に得られる断面である。前記単結
晶シリコン層２０６に半導体集積回路（図示せず）を形
成し蒸着などによる金属薄膜配線路２０８を設けたもの
であり、第２図ｅでは前記２０６の周辺部は選択エツチ
により斜めに形成されており前記２０７の段切れを防止
している。第２図ｆでは表面が平坦ななめに段切れの恐
れは皆無である。通常半導体集積回路内の金属薄膜配線
路は精度よくパターン出しを行なうために１μｍ前後に
選ばれるがセラミツク基板上での金属薄膜配線路は前者
に比べるとそれほどの精度を必要としないので第２図ｇ
に示したように半導体集積回路からの配線路２０８は半
導体集積回路周辺までとしリード電極２１０までの配線
は厚い金属配線路２０９で行なうと好都合である。第２
図Ｈ，ｉはこのようにして得られたもので、厚膜受動素
子２１１も前記厚い金属配線路２０９でリード電極２１
０と容易に接続されることが分る。以上述べたように本
発明による半導体集積回路および半導体混成集積回路は
ワイアボンドによる組立工程はなく、金属薄膜線路で全
ての配線を行なえるので振動にも強く、極めて高い信頼
性と組立歩留りが得られる。
また半導体素子がすでに形成されたサフアイア基板をス
クライブしてからパツケージするのとちがつて、サフア
イア基板をあらかじめ小片に成型してセラミツク基板に
埋めこんで半導体素子を形成するのであるから、周辺部
に欠けが生じていても、その領域に金属配線路が形成さ
れるので従来のように電極パツドが存在しないというよ
うな事態はありえず、高い製造歩留りが得られる。そし
て本発明はサフアイア単結晶基板を埋め込んだのち、こ
の単結晶基板上に単結晶シリコン層を形成するため、良
質な単結晶シリコン層の形成が可能となり、半導体素子
の形成にとつて好都合である〇
クライブしてからパツケージするのとちがつて、サフア
イア基板をあらかじめ小片に成型してセラミツク基板に
埋めこんで半導体素子を形成するのであるから、周辺部
に欠けが生じていても、その領域に金属配線路が形成さ
れるので従来のように電極パツドが存在しないというよ
うな事態はありえず、高い製造歩留りが得られる。そし
て本発明はサフアイア単結晶基板を埋め込んだのち、こ
の単結晶基板上に単結晶シリコン層を形成するため、良
質な単結晶シリコン層の形成が可能となり、半導体素子
の形成にとつて好都合である〇
第１図Ａ，ｂは従来の半導体集積回路および半導体混成
集積回路の組立図、第２図ａ−ｇは本発明の一実施例１
こかかる半導体集積回路パツケージの製造工程図、同Ｈ
，ｉは同方法により作成された半導体集積回路および混
成集積回路の組立図である。 ２０１・・・・・・セラミツク基板、２０２・・・・・
・凹部、２０４・・・・・・サフアイア単結晶の小片、
２０６・・・・・・単結晶シリコン層、２０８・・・・
・・薄い金属薄膜配線路、２０９・・・・・・厚い金属
薄膜配線路、２１１・・・・・・厚膜受動素子。
集積回路の組立図、第２図ａ−ｇは本発明の一実施例１
こかかる半導体集積回路パツケージの製造工程図、同Ｈ
，ｉは同方法により作成された半導体集積回路および混
成集積回路の組立図である。 ２０１・・・・・・セラミツク基板、２０２・・・・・
・凹部、２０４・・・・・・サフアイア単結晶の小片、
２０６・・・・・・単結晶シリコン層、２０８・・・・
・・薄い金属薄膜配線路、２０９・・・・・・厚い金属
薄膜配線路、２１１・・・・・・厚膜受動素子。
Claims (1)
- 【特許請求の範囲】 １ セラミック基板の凹所に所定の大きさに成型された
サファイア単結晶基板を埋め込む工程と、前記サファイ
ア単結晶基板上に単結晶シリコン層を形成する工程と、
前記シリコン層に半導体素子を形成し、前記シリコン層
上に配線を形成する工程とを備えたことを特徴とする半
導体装置の製造方法。 ２ シリコン層内に形成された素子とセラミック基板周
辺に設けられた金属端子との接続が金属薄膜によつてな
されたことを特徴とする特許請求の範囲第１項記載の製
造方法。 ３ セラミック基板の表面に凹部を形成し、微量のアル
ミナ粉末を同凹部に堆積し、サファイア単結晶基板を埋
めこみ、不活性ガス雰囲気中で高温処理を施して前記ア
ルミナ粉末を焼結させて前記サファイア単結晶基板をセ
ラミック基板に接着することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ４ 半導体素子とセラミック基板上に形成された厚膜受
動素子およびセラミック基板周辺に設けられた金属端子
との接続を金属薄膜配線の形成によつて行うことを特徴
とする特許請求の範囲第１項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045048A JPS5917860B2 (ja) | 1976-04-20 | 1976-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045048A JPS5917860B2 (ja) | 1976-04-20 | 1976-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52127786A JPS52127786A (en) | 1977-10-26 |
| JPS5917860B2 true JPS5917860B2 (ja) | 1984-04-24 |
Family
ID=12708470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51045048A Expired JPS5917860B2 (ja) | 1976-04-20 | 1976-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917860B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738489B2 (ja) * | 1985-08-06 | 1995-04-26 | キヤノン株式会社 | 電子材料セラミツク及びこれを用いた電子回路用基体 |
| JP2535739B2 (ja) * | 1989-01-11 | 1996-09-18 | 工業技術院長 | パッケ−ジの製造方法 |
| JP2003005675A (ja) * | 2001-06-20 | 2003-01-08 | Toyo Terumii Kk | 複数情報表示看板装置 |
-
1976
- 1976-04-20 JP JP51045048A patent/JPS5917860B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52127786A (en) | 1977-10-26 |
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