JP2535739B2 - パッケ−ジの製造方法 - Google Patents
パッケ−ジの製造方法Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多数の集積回路（LSI）を搭載する高密度
パッケージの構造に関する。
パッケージの構造に関する。
従来、高密度パッケージとしては、正方形のアルミナ
セラミックス基板上にポリイミド樹脂の多層配線層を形
成し、このポリイミド多層配線層上に多数個のLSIを搭
載する構造となっていた。
セラミックス基板上にポリイミド樹脂の多層配線層を形
成し、このポリイミド多層配線層上に多数個のLSIを搭
載する構造となっていた。
上述した従来の高密度パッケージは、表面粗度の大き
いセラミックス基板上に微細配線層を形成するため、セ
ラミックの表面粗度が微細加工工程の悪影響を与え、さ
らにセラミック基板は後の実装方法を考慮して一般に角
型で製造されており、また、内装に使用する導体の抵抗
が高く（タングステンやモリブデンなどの金属を使用す
る）、導体層を厚くしなければならないため、板厚も数
ミリメートルとなるため、多量に出まわっているウエハ
ー用プロセス装置が微細配線層装置プロセスに使用でき
ないという欠点がある。
いセラミックス基板上に微細配線層を形成するため、セ
ラミックの表面粗度が微細加工工程の悪影響を与え、さ
らにセラミック基板は後の実装方法を考慮して一般に角
型で製造されており、また、内装に使用する導体の抵抗
が高く（タングステンやモリブデンなどの金属を使用す
る）、導体層を厚くしなければならないため、板厚も数
ミリメートルとなるため、多量に出まわっているウエハ
ー用プロセス装置が微細配線層装置プロセスに使用でき
ないという欠点がある。
〔課題を解決するための手段〕 本発明のパッケージ製造方法では、円形のサファイヤ
基板上に集積回路の製造装置を用いて微細配線層を形成
し、前記サファイヤ基板を所望の形状に切断し、外部装
置との接続手段を有するセラミック基板上に前記サファ
イヤ基板を固定し、前記微細配線層の端子電極と前記接
続手段とを電気的に接続することによりパッケージをな
すことを特徴とする。
基板上に集積回路の製造装置を用いて微細配線層を形成
し、前記サファイヤ基板を所望の形状に切断し、外部装
置との接続手段を有するセラミック基板上に前記サファ
イヤ基板を固定し、前記微細配線層の端子電極と前記接
続手段とを電気的に接続することによりパッケージをな
すことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
セラミック基板１はバッグボード上のコネクタと接続
する電極供給用および信号受授用の電極パッド（裏面）
２と、セラミック基板１に固定されたサファイア基板と
接続する電極パッド（表面）４が、基板１の外周部に形
成され、表面側パッド４と裏面側パッド２は貫通スルー
ホール３で１対に接続している。セラミック基板１の外
形寸法は110mm×110mm×3mmtで、電極用パッドは１辺に
102パッドある。
する電極供給用および信号受授用の電極パッド（裏面）
２と、セラミック基板１に固定されたサファイア基板と
接続する電極パッド（表面）４が、基板１の外周部に形
成され、表面側パッド４と裏面側パッド２は貫通スルー
ホール３で１対に接続している。セラミック基板１の外
形寸法は110mm×110mm×3mmtで、電極用パッドは１辺に
102パッドある。
サファイア基板６は、微細配線層８を形成中のときは
150mmφ0.6mmtの６インチウエハーサイズで使用し、微
細配線層８を形成後、100mm×100mmにダイシングソーで
切断し、セラミック基板１上にのせる。サファイア基板
はエポキシ系接着剤でセラミック基板に固定する。サフ
ァイア基板６とセラミック基板１とは電極用パッド（サ
ファイア基板６上）７と電極用パッド４を使って金リボ
ン５で電気的に接続する。金リボン５は金一金熱圧着で
電極用パッド４、７に固定する。サファイア基板６の微
細配線層形成面は鏡面研磨されており、微細配線層８を
形成するときに下地基板の表面粗度が悪影響を与えない
ようになっている。
150mmφ0.6mmtの６インチウエハーサイズで使用し、微
細配線層８を形成後、100mm×100mmにダイシングソーで
切断し、セラミック基板１上にのせる。サファイア基板
はエポキシ系接着剤でセラミック基板に固定する。サフ
ァイア基板６とセラミック基板１とは電極用パッド（サ
ファイア基板６上）７と電極用パッド４を使って金リボ
ン５で電気的に接続する。金リボン５は金一金熱圧着で
電極用パッド４、７に固定する。サファイア基板６の微
細配線層形成面は鏡面研磨されており、微細配線層８を
形成するときに下地基板の表面粗度が悪影響を与えない
ようになっている。
微細配線層８は絶縁材料に感光性ポリイミドを使用
し、導体層には金，銅またはニッケルを使用し、導体パ
ターン形成時には、高解像度ポジ型フォトレジストを使
用し、高密度多層配線層を形成している。微細配線層８
の内側はサファイア基板６上の電極パッド７と接続して
いる。
し、導体層には金，銅またはニッケルを使用し、導体パ
ターン形成時には、高解像度ポジ型フォトレジストを使
用し、高密度多層配線層を形成している。微細配線層８
の内側はサファイア基板６上の電極パッド７と接続して
いる。
微細配線層８は、サファイア基板６が６インチウエハ
ーサイズの外形のときに形成されているので、製造装置
としてIC製造に使用されている装置を使用することがで
き、大量の基板を歩留りよく製造することができる。
ーサイズの外形のときに形成されているので、製造装置
としてIC製造に使用されている装置を使用することがで
き、大量の基板を歩留りよく製造することができる。
微細配線層８の上にはチップコンデンサ９、LC10とTA
Bチップ11があり、これらは微細配線層８の表面の電極
と半田および熱圧着で接続されている。
Bチップ11があり、これらは微細配線層８の表面の電極
と半田および熱圧着で接続されている。
第２図は本発明の第２の実施例の断面図である。
セラミック基板14は、バックボード上のコネクタと接
続する電極用コンタクトピン13が2.54mmピッチで形成さ
れており、電極用コンタクトピン13はサファイア基板６
と接続する電極パッド４と内層12で接続している。サフ
ァイア基板６は第１図に示す第１の実施例のものと同じ
である。本実施例のセラミック基板14は第１の実施例の
セラミック基板１よりも外部接続端子を多くすることが
できるという利点がある。
続する電極用コンタクトピン13が2.54mmピッチで形成さ
れており、電極用コンタクトピン13はサファイア基板６
と接続する電極パッド４と内層12で接続している。サフ
ァイア基板６は第１図に示す第１の実施例のものと同じ
である。本実施例のセラミック基板14は第１の実施例の
セラミック基板１よりも外部接続端子を多くすることが
できるという利点がある。
第３図は本発明の第３実施例の断面図である。
セラミック基板15はサファイア基板６を両面に実装で
きるように作られており、電極用パッド16はサフィイア
基板６との接続用金リボン５と、バックボード上のコネ
クタとの両方に接続するようになっている。サファイア
基板６は第１の実施例のものと同じものである。
きるように作られており、電極用パッド16はサフィイア
基板６との接続用金リボン５と、バックボード上のコネ
クタとの両方に接続するようになっている。サファイア
基板６は第１の実施例のものと同じものである。
以上説明したように本発明は、セラミック基板上に微
細配線層を形成したセラミック基板より小さいサファイ
ア基板を搭載することにより、高密度パッケージを一般
的なウエハー用プロセス装置を使用して、大量に歩留り
よく形成することができるという効果がある。
細配線層を形成したセラミック基板より小さいサファイ
ア基板を搭載することにより、高密度パッケージを一般
的なウエハー用プロセス装置を使用して、大量に歩留り
よく形成することができるという効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図である。 1,14,15……セラミック基板、2,4,7,16……電極パッ
ド、３……貫通スルーホール、５……金リボン、６……
サファイア基板、８……ポリイミド微細配線層、９……
チップコンデンサ、10……LCC、11……TABチップ、12…
…セラミック基板内層、13……コンタクトピン。
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図である。 1,14,15……セラミック基板、2,4,7,16……電極パッ
ド、３……貫通スルーホール、５……金リボン、６……
サファイア基板、８……ポリイミド微細配線層、９……
チップコンデンサ、10……LCC、11……TABチップ、12…
…セラミック基板内層、13……コンタクトピン。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 1/18
Claims (1)
- 【請求項１】円形のサファイヤ基板上に集積回路の製造
装置を用いて微細配線層を形成し、 前記サファイヤ基板を所望の形状に切断し、 外部装置との接続手段を有するセラミック基板上に前記
サファイヤ基板を固定し、 前記微細配線層の端子電極と前記接続手段とを電気的に
接続することによりパッケージとなすことを特徴とした
パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002805A JP2535739B2 (ja) | 1989-01-11 | 1989-01-11 | パッケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002805A JP2535739B2 (ja) | 1989-01-11 | 1989-01-11 | パッケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184052A JPH02184052A (ja) | 1990-07-18 |
| JP2535739B2 true JP2535739B2 (ja) | 1996-09-18 |
Family
ID=11539599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002805A Expired - Lifetime JP2535739B2 (ja) | 1989-01-11 | 1989-01-11 | パッケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535739B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4329696C2 (de) * | 1993-09-02 | 1995-07-06 | Siemens Ag | Auf Leiterplatten oberflächenmontierbares Multichip-Modul mit SMD-fähigen Anschlußelementen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917860B2 (ja) * | 1976-04-20 | 1984-04-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS5891660A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置 |
| JPS5986293A (ja) * | 1982-11-09 | 1984-05-18 | 日本電気株式会社 | 多層配線基板 |
| JPS62103252U (ja) * | 1985-12-18 | 1987-07-01 |
-
1989
- 1989-01-11 JP JP1002805A patent/JP2535739B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02184052A (ja) | 1990-07-18 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |