JPH09139440A - チップスケールパッケージ - Google Patents
チップスケールパッケージInfo
- Publication number
- JPH09139440A JPH09139440A JP29569795A JP29569795A JPH09139440A JP H09139440 A JPH09139440 A JP H09139440A JP 29569795 A JP29569795 A JP 29569795A JP 29569795 A JP29569795 A JP 29569795A JP H09139440 A JPH09139440 A JP H09139440A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- fpc
- semiconductor chip
- package
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 簡易かつ安価なチップスケールパッケージを
提供する。 【解決手段】 半導体チップ１５の電極形成面１５ａと
反対の面にＦＰＣ２１を対接させ、そのＦＰＣ２１の端
部を電極形成面１５ａ側に折り返す。折り返し部２４の
ランド２５と半導体チップ１５の電極１６とをそれぞれ
ワイヤボンディングにより接続する。一方、各ランド２
５とそれぞれ導体パターン２７を介して接続されたＦＰ
Ｃ２１下面のマトリクス状のランド２６にはそれぞれ半
田ボール１２を取付ける。ＦＰＣ２１を用いることによ
り、簡易な構造となる。
提供する。 【解決手段】 半導体チップ１５の電極形成面１５ａと
反対の面にＦＰＣ２１を対接させ、そのＦＰＣ２１の端
部を電極形成面１５ａ側に折り返す。折り返し部２４の
ランド２５と半導体チップ１５の電極１６とをそれぞれ
ワイヤボンディングにより接続する。一方、各ランド２
５とそれぞれ導体パターン２７を介して接続されたＦＰ
Ｃ２１下面のマトリクス状のランド２６にはそれぞれ半
田ボール１２を取付ける。ＦＰＣ２１を用いることによ
り、簡易な構造となる。
Description
【０００１】
【発明の属する技術分野】この発明はむき出しの半導体
チップ（ベアチップ）と極めて近似した外形寸法を有す
るチップスケールパッケージに関する。
チップ（ベアチップ）と極めて近似した外形寸法を有す
るチップスケールパッケージに関する。
【０００２】
【従来の技術】従来のこの種のパッケージの代表的な例
として、ＢＧＡ（ボール・グリッド・アレイ）パッケー
ジの構造を図４に示す。ＢＧＡパッケージ１１はパッケ
ージ実装用のコンタクトとしてアレイ状の半田ボール１
２を有するもので、各半田ボール１２はキャリア基板１
３の下面に形成された電極１４上にそれぞれ半田付けさ
れて取付けられている。キャリア基板１３の上面側には
半導体チップ１５の電極１６とそれぞれ対向するように
電極１７が形成されており、これらキャリア基板１３の
電極１７と半導体チップ１５の電極１６とはそれぞれ金
ボール１８を介して導通接続される。なお、キャリア基
板１３の上面の電極１７と下面の電極１４とはそれぞれ
対応するものが基板内に配設された配線により接続され
ている。半導体チップ１５とキャリア基板１３との間に
は、樹脂材１９が充填され、この樹脂材１９によって半
導体チップ１５，金ボール１８及びキャリア基板１３が
強固に固定一体化されて、ＢＧＡパッケージ１１とされ
る。
として、ＢＧＡ（ボール・グリッド・アレイ）パッケー
ジの構造を図４に示す。ＢＧＡパッケージ１１はパッケ
ージ実装用のコンタクトとしてアレイ状の半田ボール１
２を有するもので、各半田ボール１２はキャリア基板１
３の下面に形成された電極１４上にそれぞれ半田付けさ
れて取付けられている。キャリア基板１３の上面側には
半導体チップ１５の電極１６とそれぞれ対向するように
電極１７が形成されており、これらキャリア基板１３の
電極１７と半導体チップ１５の電極１６とはそれぞれ金
ボール１８を介して導通接続される。なお、キャリア基
板１３の上面の電極１７と下面の電極１４とはそれぞれ
対応するものが基板内に配設された配線により接続され
ている。半導体チップ１５とキャリア基板１３との間に
は、樹脂材１９が充填され、この樹脂材１９によって半
導体チップ１５，金ボール１８及びキャリア基板１３が
強固に固定一体化されて、ＢＧＡパッケージ１１とされ
る。
【０００３】
【発明が解決しようとする課題】上記のような構成とさ
れたＢＧＡパッケージ１１は、両板面に電極が形成さ
れ、かつその厚さ方向に配線が形成されたキャリア基板
１３や金ボール１８を用いており、構造が複雑で高価な
ものとなっていた。また、多数の金ボール１８を精度良
く配置しなければならず、製造上、手間がかかるものと
なっていた。
れたＢＧＡパッケージ１１は、両板面に電極が形成さ
れ、かつその厚さ方向に配線が形成されたキャリア基板
１３や金ボール１８を用いており、構造が複雑で高価な
ものとなっていた。また、多数の金ボール１８を精度良
く配置しなければならず、製造上、手間がかかるものと
なっていた。
【０００４】この発明の目的は従来の欠点を除去し、極
めて簡易かつ安価に構成することができるチップスケー
ルパッケージを提供することにある。
めて簡易かつ安価に構成することができるチップスケー
ルパッケージを提供することにある。
【０００５】
【課題を解決するための手段】この発明では、半導体チ
ップと、そのチップの電極形成面と反対の面に対接さ
れ、少なくとも両端部がチップの電極形成面側に折り返
された可撓性配線基板と、その配線基板の上記両端部に
位置する導体パターンの一端とチップの電極とをそれぞ
れ接続する接続手段と、配線基板のチップと対接された
面と反対の面に位置する上記導体パターンの各他端にそ
れぞれ取付けられた半田ボールとによってチップスケー
ルパッケージが構成される。
ップと、そのチップの電極形成面と反対の面に対接さ
れ、少なくとも両端部がチップの電極形成面側に折り返
された可撓性配線基板と、その配線基板の上記両端部に
位置する導体パターンの一端とチップの電極とをそれぞ
れ接続する接続手段と、配線基板のチップと対接された
面と反対の面に位置する上記導体パターンの各他端にそ
れぞれ取付けられた半田ボールとによってチップスケー
ルパッケージが構成される。
【０００６】
【発明の実施の形態】この発明の実施の形態を図１に示
した実施例を参照して説明する。この例では可撓性配線
基板（以下、ＦＰＣと言う。）２１が折り曲げられ、半
導体チップ１５を囲むようにして設けられる。図１Ｂは
このＦＰＣ２１を展開して示したものである。ＦＰＣ２
１は略十字状の外形とされ、即ち方形部２２とその各辺
から突出する側部２３とを有し、各側部２３の突端部に
は台形状とされた折り返し部２４が形成されている。各
折り返し部２４にはランド２５がそれぞれ配列形成され
ており、これらランド２５は方形部２２にマトリクス状
に形成されたランド２６の対応するものと、それぞれ導
体パターン２７によって接続されている。なお、図１Ｂ
中、破線は折り曲げ線を示す。
した実施例を参照して説明する。この例では可撓性配線
基板（以下、ＦＰＣと言う。）２１が折り曲げられ、半
導体チップ１５を囲むようにして設けられる。図１Ｂは
このＦＰＣ２１を展開して示したものである。ＦＰＣ２
１は略十字状の外形とされ、即ち方形部２２とその各辺
から突出する側部２３とを有し、各側部２３の突端部に
は台形状とされた折り返し部２４が形成されている。各
折り返し部２４にはランド２５がそれぞれ配列形成され
ており、これらランド２５は方形部２２にマトリクス状
に形成されたランド２６の対応するものと、それぞれ導
体パターン２７によって接続されている。なお、図１Ｂ
中、破線は折り曲げ線を示す。
【０００７】ＦＰＣ２１はそのランド２６形成面が外側
とされて、方形部２２が半導体チップ１５の電極形成面
１５ａと反対の面に対接され、各側部２３が半導体チッ
プ１５の側面に沿うように折り曲げられ、各折り返し部
２４が半導体チップ１５の電極形成面１５ａの周縁部に
折り返される。ＦＰＣ２１はその方形部２２と半導体チ
ップ１５との間に充填された接着剤により、半導体チッ
プ１５に固定される。
とされて、方形部２２が半導体チップ１５の電極形成面
１５ａと反対の面に対接され、各側部２３が半導体チッ
プ１５の側面に沿うように折り曲げられ、各折り返し部
２４が半導体チップ１５の電極形成面１５ａの周縁部に
折り返される。ＦＰＣ２１はその方形部２２と半導体チ
ップ１５との間に充填された接着剤により、半導体チッ
プ１５に固定される。
【０００８】半導体チップ１５の電極１６とＦＰＣ２１
のランド２５とは、それぞれ対応するものが図１Ｃに示
したように、ワイヤボンディングにより接続される。そ
して、接続後、ワイヤ２８を保護し、かつＦＰＣ２１の
折り返し部２４の戻りを押さえるため、樹脂材２９が塗
布される。樹脂材２９は例えばエポキシ樹脂やフェノー
ル樹脂が用いられる。
のランド２５とは、それぞれ対応するものが図１Ｃに示
したように、ワイヤボンディングにより接続される。そ
して、接続後、ワイヤ２８を保護し、かつＦＰＣ２１の
折り返し部２４の戻りを押さえるため、樹脂材２９が塗
布される。樹脂材２９は例えばエポキシ樹脂やフェノー
ル樹脂が用いられる。
【０００９】一方、ＦＰＣ２１の方形部２２のランド２
６上には、それぞれ半田ボール１２が半田付けされて取
付けられており、この半田ボール１２がパッケージ実装
用のコンタクトとされる。半田ボール１２としては全体
が半田製のもの、あるいは例えば銅などの金属粒の表面
に半田メッキを施したものなどが用いられる。図２は上
記のような構成を有するチップスケールパッケージ３１
の製造手順を示したものである。予め半田ボール１２を
取付け、かつ予備曲げを施したＦＰＣ２１の方形部２２
に接着剤（図示せず）を介在させて半導体チップ１５を
対接させ（図２Ａ）、半導体チップ１５とＦＰＣ２１と
を接着固定する。
６上には、それぞれ半田ボール１２が半田付けされて取
付けられており、この半田ボール１２がパッケージ実装
用のコンタクトとされる。半田ボール１２としては全体
が半田製のもの、あるいは例えば銅などの金属粒の表面
に半田メッキを施したものなどが用いられる。図２は上
記のような構成を有するチップスケールパッケージ３１
の製造手順を示したものである。予め半田ボール１２を
取付け、かつ予備曲げを施したＦＰＣ２１の方形部２２
に接着剤（図示せず）を介在させて半導体チップ１５を
対接させ（図２Ａ）、半導体チップ１５とＦＰＣ２１と
を接着固定する。
【００１０】そして、この半導体チップ１５及びＦＰＣ
２１を箱状の治具３２内に収納し、ＦＰＣ２１の各側部
２３を半導体チップ１５の側面にならわせ、かつ各折り
返し部２４を半導体チップ１５の電極形成面１５ａにな
らわせる。そして、端部が図３に示すような形状とされ
た押え板３３でＦＰＣ２１の各折り返し部２４を押さ
え、ワイヤボンディング作業を実施する（図２Ｂ）。最
後に、このワイヤボンディング部分に樹脂材２９を塗布
して硬化させ（図２Ｃ）、パッケージ化を完了する。
２１を箱状の治具３２内に収納し、ＦＰＣ２１の各側部
２３を半導体チップ１５の側面にならわせ、かつ各折り
返し部２４を半導体チップ１５の電極形成面１５ａにな
らわせる。そして、端部が図３に示すような形状とされ
た押え板３３でＦＰＣ２１の各折り返し部２４を押さ
え、ワイヤボンディング作業を実施する（図２Ｂ）。最
後に、このワイヤボンディング部分に樹脂材２９を塗布
して硬化させ（図２Ｃ）、パッケージ化を完了する。
【００１１】このようにして、この例によれば高価、複
雑な部品を使用することなく、極めて簡単な構成及び工
程でベアチップサイズのパッケージを得ることができ
る。なお、上述した実施例では半導体チップ１５の電極
形成面１５ａの各辺にＦＰＣ２１の端部を折り返す構成
としているが、半導体チップ１５の電極１６に応じて折
り返し部２４をＦＰＣ２１に設ければよく、例えば電極
１６が電極形成面１５ａの相対向する２辺に沿って設け
られている場合には、その２辺にＦＰＣ２１を折り返す
構成とすればよい。
雑な部品を使用することなく、極めて簡単な構成及び工
程でベアチップサイズのパッケージを得ることができ
る。なお、上述した実施例では半導体チップ１５の電極
形成面１５ａの各辺にＦＰＣ２１の端部を折り返す構成
としているが、半導体チップ１５の電極１６に応じて折
り返し部２４をＦＰＣ２１に設ければよく、例えば電極
１６が電極形成面１５ａの相対向する２辺に沿って設け
られている場合には、その２辺にＦＰＣ２１を折り返す
構成とすればよい。
【００１２】
【発明の効果】以上説明したように、この発明は半田ボ
ールがアレイ状に取付けられたＦＰＣ，つまりＢＧＡ
（ボール・グリッド・アレイ）付ＦＰＣを用いてチップ
スケールパッケージを構成するものであり、従来のキャ
リア基板１３や金ボール１８を用いるＢＧＡパッケージ
１１に比し、極めて簡易かつ安価なチップスケールパッ
ケージを得ることができる。
ールがアレイ状に取付けられたＦＰＣ，つまりＢＧＡ
（ボール・グリッド・アレイ）付ＦＰＣを用いてチップ
スケールパッケージを構成するものであり、従来のキャ
リア基板１３や金ボール１８を用いるＢＧＡパッケージ
１１に比し、極めて簡易かつ安価なチップスケールパッ
ケージを得ることができる。
【図１】Ａはこの発明の実施例を示す正面図、ＢはＡに
用いられているＦＰＣの展開図、ＣはＡの平面図。
用いられているＦＰＣの展開図、ＣはＡの平面図。
【図２】この発明の実施例の製造手順を説明するための
図。
図。
【図３】この発明の実施例の製造に用いる治具（押え
板）を示す部分拡大図。
板）を示す部分拡大図。
【図４】従来のチップスケールパッケージの一例を示す
正面図。
正面図。
Claims (1)
- 【請求項１】 半導体チップと、 そのチップの電極形成面と反対の面に対接され、少なく
とも両端部が上記チップの電極形成面側に折り返された
可撓性配線基板と、 その配線基板の上記両端部に位置する導体パターンの一
端と、上記チップの電極とをそれぞれ接続する接続手段
と、 上記配線基板の、上記チップと対接された面と反対の面
に位置する上記導体パターンの各他端にそれぞれ取付け
られた半田ボールとよりなることを特徴とするチップス
ケールパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29569795A JPH09139440A (ja) | 1995-11-14 | 1995-11-14 | チップスケールパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29569795A JPH09139440A (ja) | 1995-11-14 | 1995-11-14 | チップスケールパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139440A true JPH09139440A (ja) | 1997-05-27 |
Family
ID=17824000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29569795A Withdrawn JPH09139440A (ja) | 1995-11-14 | 1995-11-14 | チップスケールパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520409B1 (ko) * | 2000-01-21 | 2005-10-11 | 삼성전자주식회사 | 볼 그리드 어레이 타입의 멀티 칩 패키지 |
| EP1447845A3 (en) * | 2003-02-12 | 2005-10-12 | Matsushita Electric Industrial Co., Ltd. | Package of electronic components and method for producing the same |
-
1995
- 1995-11-14 JP JP29569795A patent/JPH09139440A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520409B1 (ko) * | 2000-01-21 | 2005-10-11 | 삼성전자주식회사 | 볼 그리드 어레이 타입의 멀티 칩 패키지 |
| EP1447845A3 (en) * | 2003-02-12 | 2005-10-12 | Matsushita Electric Industrial Co., Ltd. | Package of electronic components and method for producing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |