JPS59178564A - アクセス優先順位の動的変更方式 - Google Patents
アクセス優先順位の動的変更方式Info
- Publication number
- JPS59178564A JPS59178564A JP58054193A JP5419383A JPS59178564A JP S59178564 A JPS59178564 A JP S59178564A JP 58054193 A JP58054193 A JP 58054193A JP 5419383 A JP5419383 A JP 5419383A JP S59178564 A JPS59178564 A JP S59178564A
- Authority
- JP
- Japan
- Prior art keywords
- access
- priority order
- access request
- accessed
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はアクセス優先順位の動的変更方式に係り、特に
バッファストレージ等に読み出すべきデータがない状態
の持続時間が設定時間以上になるときに、それまで設定
されていた優先順位を変更するアクセス優先順位の動的
変更方式に関する。
バッファストレージ等に読み出すべきデータがない状態
の持続時間が設定時間以上になるときに、それまで設定
されていた優先順位を変更するアクセス優先順位の動的
変更方式に関する。
（ロ）技術の背景
電子計算機等の情報処理装置内には、複数のアクセス源
によってアクセスされる被アクセス部例えばバッファス
トレージがある。このような被アクセス部は当然のこと
ながら、被アクセス部に対する複数のアクセス要求が同
時に生ずることがある。
によってアクセスされる被アクセス部例えばバッファス
トレージがある。このような被アクセス部は当然のこと
ながら、被アクセス部に対する複数のアクセス要求が同
時に生ずることがある。
このようなアクセス競合を回避する手段として、被アク
セス部への各アクセス要求に対し所定の優先１１１１ｊ
位を与え、アクセスが競合した場合その競合しているア
クセス要求のうちの優先順位の高いものから被アクセス
部へのアクセスを許容する方式が採用されている。
セス部への各アクセス要求に対し所定の優先１１１１ｊ
位を与え、アクセスが競合した場合その競合しているア
クセス要求のうちの優先順位の高いものから被アクセス
部へのアクセスを許容する方式が採用されている。
この従来の方式はアクセス源の４ノ１質に、専ら、考慮
が払われてその優先ｊｌＩ′ｉ位が固定して決められ、
被アクセス部の性質には何らの考慮も払われていないた
め、低位のアクセス順位のアクセス源に重大な悪影響を
惹起せしめてしま・う結果となっている。
が払われてその優先ｊｌＩ′ｉ位が固定して決められ、
被アクセス部の性質には何らの考慮も払われていないた
め、低位のアクセス順位のアクセス源に重大な悪影響を
惹起せしめてしま・う結果となっている。
このようなことから、−上述のような不具合を解決し）
る技術手段の開発が強く要望されるに至っている。
る技術手段の開発が強く要望されるに至っている。
（）゛）従来技術と問題点
■己の被アクセス部をハ／ファス１−レージさする例に
ついて説明する。第１図に示すように、バッファストレ
ージａはそこへのアクセス競合が４トした場合、それら
の各アクセス要求１，２．・・・Ｎか優先ｊ１自位決定
回路すへ与えられ、それらアクセス要求のうちの最高優
先順位を有するアクセス要求を出したアクセス源がバッ
ファストレージａへの一１クセス権を与えられてこれを
示ずセレクト情報かそのアクセス源に送られて来る。そ
して、そのアクセス源はアドレスバスｃ−１−にアドレ
スを送出し、これをアドレスレジスタｄに七ノドする。
ついて説明する。第１図に示すように、バッファストレ
ージａはそこへのアクセス競合が４トした場合、それら
の各アクセス要求１，２．・・・Ｎか優先ｊ１自位決定
回路すへ与えられ、それらアクセス要求のうちの最高優
先順位を有するアクセス要求を出したアクセス源がバッ
ファストレージａへの一１クセス権を与えられてこれを
示ずセレクト情報かそのアクセス源に送られて来る。そ
して、そのアクセス源はアドレスバスｃ−１−にアドレ
スを送出し、これをアドレスレジスタｄに七ノドする。
アドレスレジスタｄのアドレスの一部はバッファストレ
ージ登録１’ｉ”ｆ報記憶装置（゛「ΔＧ）ｆ及びハソ
ファストレージａのアドレスとして１ｊ（給され各々が
アクセスされる。
ージ登録１’ｉ”ｆ報記憶装置（゛「ΔＧ）ｆ及びハソ
ファストレージａのアドレスとして１ｊ（給され各々が
アクセスされる。
ＴＡＣ，ｆの出力テークはアドレスレジスタｄの内容と
比較回路ｉで比較され、一致した時はバッファストレー
ジａに所要のデータがあることを示し、ａの出力かその
’ＴＥ マリートデータレジスタＨを経てデータバスｈ
十に送出されアクセス要求に対する動作か終了する。
比較回路ｉで比較され、一致した時はバッファストレー
ジａに所要のデータがあることを示し、ａの出力かその
’ＴＥ マリートデータレジスタＨを経てデータバスｈ
十に送出されアクセス要求に対する動作か終了する。
また、先の比較回路１で比較された結果が不一致の時は
ノインス１−レージをアクセスする要求が出され、これ
に応答してメインストレージ（図示−Ｖず）から所要の
テークがバッファストレージａに送（られてそごに記憶
される。この動作と同時にアドレスレジスタｄの内容が
１゛ΔＧ登録テ一タ作成回路。へ供給され、ｅより１゛
ΔＧ登録デ〜夕が出力されそのままＴＡＣに登録されて
再び上述のようなバッファアクセスが生ぜしめられる。
ノインス１−レージをアクセスする要求が出され、これ
に応答してメインストレージ（図示−Ｖず）から所要の
テークがバッファストレージａに送（られてそごに記憶
される。この動作と同時にアドレスレジスタｄの内容が
１゛ΔＧ登録テ一タ作成回路。へ供給され、ｅより１゛
ΔＧ登録デ〜夕が出力されそのままＴＡＣに登録されて
再び上述のようなバッファアクセスが生ぜしめられる。
このようなアクセスかなされ′ζも、メインストレージ
からハソファストレーシａへの所要のデータの記１意に
時間を要し、何回も同様のアクセスを−Ｊ＋−るときに
は、−に連のようにしてハソファストレーシａへのアク
セスを許容されたアクセス要求の１ｆｌｊ先舶イウより
低い優先ｌ１ｉＱ位のアクセス要求はそのような時間の
間、待たされることになる。
からハソファストレーシａへの所要のデータの記１意に
時間を要し、何回も同様のアクセスを−Ｊ＋−るときに
は、−に連のようにしてハソファストレーシａへのアク
セスを許容されたアクセス要求の１ｆｌｊ先舶イウより
低い優先ｌ１ｉＱ位のアクセス要求はそのような時間の
間、待たされることになる。
従って、そのように待たされているアクむス源がチャネ
ルである場合には、オーバーランの原因となり、性能の
低下を招来することになる。
ルである場合には、オーバーランの原因となり、性能の
低下を招来することになる。
ごのような不具合はぞの他のアクセス源においても住す
る事１丙である。
る事１丙である。
（−）発明の目的
本発明は上述したような従来方式の有する欠点に鑑め゛
ζ創案されたもので、その目的は一月設置ｉこされた優
先順位を被アクセス部のデータ記１ａ状況に応して適宜
に変更してテーク処理系の性能を向１−さ−Ｃ得るアク
セス優先ｌ１ｌａ位の動的変更方式を提イバすることに
ある。
ζ創案されたもので、その目的は一月設置ｉこされた優
先順位を被アクセス部のデータ記１ａ状況に応して適宜
に変更してテーク処理系の性能を向１−さ−Ｃ得るアク
セス優先ｌ１ｌａ位の動的変更方式を提イバすることに
ある。
（１）発明の構成
そして、この目的は複数のアクセス源からの被アクセス
部への各アクセス要求６７対しくｆｌ：先ｌ１ｔａ位を
り−え、競合しているアクセス要求のうもの最高代″先
１１１０位のアクセス要求に対し上記被アクセス部への
アクセスを許容する方式において、上記被アクセス部−
・のアクセスが許容されたそのアクセスにつき、上記被
アクセス部にデータがなく所定時間内に所定回数以上」
二記被アクセス部からデータを取り出−１ないことを検
出する回路を設け、その検出があったとき、」−記最高
幌先１１１σ位より低い優先順位のアクヤスリ２求に対
し」−記憶アクセス部へのアクセスを許容するようにす
ることによって、達成される。
部への各アクセス要求６７対しくｆｌ：先ｌ１ｔａ位を
り−え、競合しているアクセス要求のうもの最高代″先
１１１０位のアクセス要求に対し上記被アクセス部への
アクセスを許容する方式において、上記被アクセス部−
・のアクセスが許容されたそのアクセスにつき、上記被
アクセス部にデータがなく所定時間内に所定回数以上」
二記被アクセス部からデータを取り出−１ないことを検
出する回路を設け、その検出があったとき、」−記最高
幌先１１１σ位より低い優先順位のアクヤスリ２求に対
し」−記憶アクセス部へのアクセスを許容するようにす
ることによって、達成される。
０発明の実施例
以下、添イ」図面を参照してオ・二発明の詳細な説明す
る。
る。
第２図は本発明の一実施例を示す。この図に示′される
ように、第１図の比較回路ｉの出力に、所定時間内に所
定回数の比較量ｂ’３ ｉ出力信何の発／−１：があっ
たかを検出する検出回路１が接続され、この検出回路１
の出力が優先ｐ、＋ｎ位決定量決定回路続されて本発明
の特徴ｆ（５分が構成されている。その優先順位決定回
路２は検出回路１からの出力信−冒に応答して競合中に
あるアクセス要求のうちの、最高（グ先ハ（０位より低
い優先力１ｑ位、例えば３最高優先舶イウに次＜イｆｌ
：先＋１ｉσ位を有するアクセス要求を受り入れてこれ
をセレクト情報としＣｊ号出するように構成されている
。その他の構成要卑は第１図と同しなので、同一の参照
文字を付してその説明を省略する。
ように、第１図の比較回路ｉの出力に、所定時間内に所
定回数の比較量ｂ’３ ｉ出力信何の発／−１：があっ
たかを検出する検出回路１が接続され、この検出回路１
の出力が優先ｐ、＋ｎ位決定量決定回路続されて本発明
の特徴ｆ（５分が構成されている。その優先順位決定回
路２は検出回路１からの出力信−冒に応答して競合中に
あるアクセス要求のうちの、最高（グ先ハ（０位より低
い優先力１ｑ位、例えば３最高優先舶イウに次＜イｆｌ
：先＋１ｉσ位を有するアクセス要求を受り入れてこれ
をセレクト情報としＣｊ号出するように構成されている
。その他の構成要卑は第１図と同しなので、同一の参照
文字を付してその説明を省略する。
このような本発明特徴部分をデータ処理装置のアクセス
部分に設りてデータ処理装置を構成すると、次のよ）な
作用効果が得られる。
部分に設りてデータ処理装置を構成すると、次のよ）な
作用効果が得られる。
即し、ｌ−記従来技術と問題点の項で説明したように、
バッファストレージａへのアクセス競合が律した場合に
、その競合中のアクセス要求の・う′らの１侍高儒先＋
１１Ｑ位のアクセス要求がバッファストレージａ−・の
アクセスが先ず許容され、そのアｌ−レスがアドレスレ
ジスタｄがセントされ、そしてＴＡＧ登録デーテー成回
路ｅへ供給されてそこからＴへＧ登録テータが発生され
る。そのデータがＴＡＧｆへ供給されてそこにバッファ
ストレージａから読み出す・・、きデータがあることを
示す登録情報があれば、それに応答してパンファストレ
ージａから所要のデータを読み出し、リートデータレジ
スタｇを経てデータバスハトに送出する。
バッファストレージａへのアクセス競合が律した場合に
、その競合中のアクセス要求の・う′らの１侍高儒先＋
１１Ｑ位のアクセス要求がバッファストレージａ−・の
アクセスが先ず許容され、そのアｌ−レスがアドレスレ
ジスタｄがセントされ、そしてＴＡＧ登録デーテー成回
路ｅへ供給されてそこからＴへＧ登録テータが発生され
る。そのデータがＴＡＧｆへ供給されてそこにバッファ
ストレージａから読み出す・・、きデータがあることを
示す登録情報があれば、それに応答してパンファストレ
ージａから所要のデータを読み出し、リートデータレジ
スタｇを経てデータバスハトに送出する。
Ｔ’ＡＧｆにバッファストレージａから読め出ずべきデ
ータがないことを示ず情報が′ＦΔＧ［から出力される
場合には、その情報とアドレスレジスタｄのアドレスが
比較回路ｉで比較されてメインストレージ（図示−１ず
）をアクセスする要求が出される。
ータがないことを示ず情報が′ＦΔＧ［から出力される
場合には、その情報とアドレスレジスタｄのアドレスが
比較回路ｉで比較されてメインストレージ（図示−１ず
）をアクセスする要求が出される。
このメインストレージへのアクセス要求が出される度毎
に、それに応答してアクセス要求回数が検出回路Ｊ−ζ
１だりカウントアツプされる。又、に記憶・インストレ
ージへのアクセス要求に応答するメインストレージから
所要のデータがハノファスｌ−１／−ジａへ送られてそ
こに記憶され、Ｊ７１７１ｉのようなバッファストレー
ジａへのアクセスが律ぜしめられるまでに時間を要する
場合には、トー述のようなアクセスが何回も生ずる。そ
のアクセス毎に、検出回路１でその回数がカウントアツ
プされる。その回数が所定の時間内に所定の回数に達し
たとき、検出回路１から出力信−号が発４キされ、この
信吐がイ（１，先ｊｔｌｆｆ位決定回路２・＼供給され
、それまで競合中の最高イＪＡ：先順位のアクセスツこ
求に対し）＼ッファストレージａへのアクセス権を与え
ていたのを、最高１（先ａ＋ｑ位に次く優先順（ｉ７の
アクセス要求に対しハソファストレージａへのアクセス
権を与えるように優先順位が動的に変更ぎれる。
に、それに応答してアクセス要求回数が検出回路Ｊ−ζ
１だりカウントアツプされる。又、に記憶・インストレ
ージへのアクセス要求に応答するメインストレージから
所要のデータがハノファスｌ−１／−ジａへ送られてそ
こに記憶され、Ｊ７１７１ｉのようなバッファストレー
ジａへのアクセスが律ぜしめられるまでに時間を要する
場合には、トー述のようなアクセスが何回も生ずる。そ
のアクセス毎に、検出回路１でその回数がカウントアツ
プされる。その回数が所定の時間内に所定の回数に達し
たとき、検出回路１から出力信−号が発４キされ、この
信吐がイ（１，先ｊｔｌｆｆ位決定回路２・＼供給され
、それまで競合中の最高イＪＡ：先順位のアクセスツこ
求に対し）＼ッファストレージａへのアクセス権を与え
ていたのを、最高１（先ａ＋ｑ位に次く優先順（ｉ７の
アクセス要求に対しハソファストレージａへのアクセス
権を与えるように優先順位が動的に変更ぎれる。
このようにして、優先ｌ１ｌａ位の高いアクセス要求か
あったとしても、上述のような状態の発生により、（愛
先１１１０位の低いアクセス要求も］＼ノファストレー
ジａへのアクセスが許容されるから、その低いアクセス
要求を発生したアクセス源、例えばチャネルにオーバー
ランを律しさせることなく、データへのアクセスを許容
する機会を与え（−９ることになる。このようなことか
ら、システムの牲催を向上させることが出来る。
あったとしても、上述のような状態の発生により、（愛
先１１１０位の低いアクセス要求も］＼ノファストレー
ジａへのアクセスが許容されるから、その低いアクセス
要求を発生したアクセス源、例えばチャネルにオーバー
ランを律しさせることなく、データへのアクセスを許容
する機会を与え（−９ることになる。このようなことか
ら、システムの牲催を向上させることが出来る。
士、記実施例において、検出回路におりるカラン１−仙
、は固定的な場合のみならず、必要に応して変更しても
よいことは勿論である。
、は固定的な場合のみならず、必要に応して変更しても
よいことは勿論である。
（１）発明の効果
以上述べたように、本発明によれば、被アクセス部のデ
ータ記１．ａ状況に応じて設定されている優先順位を動
的に変更してシステムの性能を向上させることが出来る
。
ータ記１．ａ状況に応じて設定されている優先順位を動
的に変更してシステムの性能を向上させることが出来る
。
第１し１は従来方式の構成図、第２図は本発明の一実施
例を示す図である。 図中、ａはハ・７フアストレージ、ｄはアドレスレジス
タ、ｅはＴ Ａ Ｇ登録データ作成回路、ｆはハソファ
ス１−レージ登録情報記憶装置、ｉは比較回路、１は検
出回路、２は優先ｊ１１′ｊ位決定回路である。
例を示す図である。 図中、ａはハ・７フアストレージ、ｄはアドレスレジス
タ、ｅはＴ Ａ Ｇ登録データ作成回路、ｆはハソファ
ス１−レージ登録情報記憶装置、ｉは比較回路、１は検
出回路、２は優先ｊ１１′ｊ位決定回路である。
Claims (1)
- 複数のアクセス源からの被アクセス部への各アクセス要
求に対し優先順位を与え、競合しているアクセス要求の
うちの最高優先順位のアクセス要求に対し上記被アクセ
ス部へのアクセスを許容すル方式において、上記被アク
セス部へのアクセスが許容されたそのアクセスにつき上
記被アクセス部にデータがなく所定時間内に所定回数取
ヒーＦ記被アクセス部からデータを取り出せないことを
検出する回路を設け、その検出があったとき上記最高優
先順位より低い優先順位のアクセス要求に対し上記被ア
クセス部へのアクセスを許容するようにしたことを特徴
とするアクセス優先順位の動的変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054193A JPS59178564A (ja) | 1983-03-30 | 1983-03-30 | アクセス優先順位の動的変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054193A JPS59178564A (ja) | 1983-03-30 | 1983-03-30 | アクセス優先順位の動的変更方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178564A true JPS59178564A (ja) | 1984-10-09 |
Family
ID=12963700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054193A Pending JPS59178564A (ja) | 1983-03-30 | 1983-03-30 | アクセス優先順位の動的変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178564A (ja) |
-
1983
- 1983-03-30 JP JP58054193A patent/JPS59178564A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3749732B2 (ja) | コンピュータ・バス上の共用リソースに対する高速アクセス | |
| US5764931A (en) | Method and apparatus for passing bus mastership between processors using predefined bus mastership states | |
| RU99124789A (ru) | Защита доступа к памяти | |
| CA1304523C (en) | Computer bus having page mode memory access | |
| JPS5938620B2 (ja) | メモリ−コントロ−ラ用優先順位指定装置 | |
| US6374244B1 (en) | Data transfer device | |
| JPS59178564A (ja) | アクセス優先順位の動的変更方式 | |
| EP0473311B1 (en) | Memory row redrive | |
| KR970022704A (ko) | Cd-rom 구동 시스템의 고속 메모리 제어회로 및 그 방법 | |
| JP2587586B2 (ja) | データ転送方法 | |
| JP2000029777A (ja) | デ―タ転送装置 | |
| JPH10149311A (ja) | メモリ制御装置 | |
| JP2626154B2 (ja) | メモリアクセス制御装置 | |
| JPH06111568A (ja) | 画像メモリ装置 | |
| JP3324301B2 (ja) | Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置 | |
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JP2776388B2 (ja) | 記憶制御方法及び記憶装置 | |
| JPH05107314A (ja) | Ｉｃ試験装置 | |
| JPH11272567A (ja) | メモリ制御装置 | |
| JPH1153267A (ja) | メモリデータ誤り自動訂正回路 | |
| JPH034939B2 (ja) | ||
| JP2003280980A (ja) | 共有メモリ排他制御装置及び共有メモリ排他制御方法 | |
| JPS63197251A (ja) | 情報処理装置 | |
| JPH08339353A (ja) | マルチプロセッサ装置 | |
| KR0165349B1 (ko) | 시간코드 메모리를 공유하는 기록/재생장치 |