RU99124789A - Защита доступа к памяти - Google Patents

Защита доступа к памяти

Info

Publication number
RU99124789A
RU99124789A RU99124789/09A RU99124789A RU99124789A RU 99124789 A RU99124789 A RU 99124789A RU 99124789/09 A RU99124789/09 A RU 99124789/09A RU 99124789 A RU99124789 A RU 99124789A RU 99124789 A RU99124789 A RU 99124789A
Authority
RU
Russia
Prior art keywords
address
logical
memory
data processing
processing device
Prior art date
Application number
RU99124789/09A
Other languages
English (en)
Other versions
RU2215321C2 (ru
Inventor
Саймон Энтони СИГАРЗ
Original Assignee
Арм Лимитед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB9708822A external-priority patent/GB2325061B/en
Application filed by Арм Лимитед filed Critical Арм Лимитед
Publication of RU99124789A publication Critical patent/RU99124789A/ru
Application granted granted Critical
Publication of RU2215321C2 publication Critical patent/RU2215321C2/ru

Links

Claims (16)

1. Устройство обработки данных для управления доступом к памяти, имеющей множество ячеек памяти для хранения значений данных, причем каждая ячейка памяти имеет соответствующий адрес, при этом устройство содержит запоминающее устройство диапазона адресов для хранения информации, идентифицирующей диапазоны адресов для множества логических областей в памяти, запоминающее устройство атрибутов для хранения для каждой логической области атрибутов, используемых для управления доступом к ячейкам в логической области, логическая схема компаратора для сравнения адреса, выдаваемого процессором, соответствующего одной из ячеек памяти, с диапазонами адресов, для множества логических областей, и генерации сигнала, указывающего те логические области, которые содержат упомянутый адрес, если одна или более логических областей содержат упомянутый адрес, логическая схема определения атрибутов, реагирующая на сигнал, генерируемый логической схемой компаратора адресов, для применения заранее заданных критериев приоритетности для определения того, какая логическая область, содержащая упомянутый адрес, имеет наивысший приоритет, и вывода атрибутов в запоминающем устройстве атрибутов, соответствующих этой области с наивысшим приоритетом, для использования при управлении доступом к ячейке памяти, заданной упомянутым адресом, при этом одна из логических областей является фоновой областью, покрывающей всю память и имеющей самый низкий приоритет из логических областей, в результате чего, если адрес выданный процессором, соответствует ячейке памяти, находящейся вне любой из других логических областей, то тогда логическая схема определения атрибутов приспосабливается для вывода атрибутов, связанных с фоновой областью.
2. Устройство обработки данных по п.1, в котором диапазоны адресов для логических областей задаются базовым адресом, идентифицирующим, с какой ячейки памяти начинается область, и размером логической области.
3. Устройство обработки данных по п.2, в котором базовый адрес определяется как функция атрибута размера, так что область памяти с размером Х должна иметь базовый адрес, кратный значению Х.
4. Устройство обработки данных по п.2 или 3, в котором базовый адрес и атрибут размера программируются пользователем.
5. Устройство обработки данных по п.1, в котором диапазоны адресов для логических областей задаются адресом начала и адресом конца, идентифицирующими начало и конец логической области.
6. Устройство обработки данных по п.5, в котором адрес начала и адрес конца программируются пользователем.
7. Устройство обработки данных по любому из предшествующих пунктов, в котором логическая схема компаратора адресов содержит ряд компараторов, по одному для каждого диапазона адресов.
8. Устройство обработки данных по любому из предшествующих пунктов, в котором запоминающее устройство диапазона адресов содержит ряд регистров.
9. Устройство обработки данных по п.8, если он является зависимым от п. 7, в котором с каждым компаратором связаны отдельные регистры.
10. Устройство обработки данных по любому из предшествующих пунктов, в котором запоминающее устройство атрибутов содержит множество регистров атрибутов, подсоединенных к мультиплексору, причем каждый регистр содержит атрибуты для логической области, логическая схема определения атрибутов выводит сигнал в мультиплексор, заставляя мультиплексор вывести атрибуты из регистра атрибутов, соответствующего области с наивысшим приоритетом, содержащей упомянутый адрес.
11. Устройство обработки данных по любому из предшествующих пунктов, в котором логическая схема компаратора адресов имеет множество выходов, причем для каждой логической области предусмотрен один выход, и на упомянутых выходах генерируется сигнал, указывающий на то, содержит ли соответствующая логическая область упомянутый адрес, логическая схема определения атрибутов имеет соответствующее множество входов для приема сигналов от множества выходов и множество входов имеет относительные приоритеты, используемые логической схемой определения атрибутов для применения заранее заданных критериев приоритетности.
12. Устройство обработки данных по любому из пп.1 - 10, в котором заранее заданные критерии приоритетности хранятся в виде информации о приоритетах в запоминающем устройстве, доступном логической схеме определения атрибутов, причем информация о приоритетах задает относительные приоритеты логических областей.
13. Устройство обработки данных по любому предшествующему пункту, дополнительно содержащая: процессорное ядро для выдачи адресов, соответствующих ячейкам памяти в памяти, в которой хранятся значения данных, необходимые процессору, либо должны хранится значения данных, обрабатываемые процессорным ядром.
14. Устройство обработки данных по п.13, дополнительно содержащая кэш-память для хранения значений данных, доступных процессорному ядру.
15. Устройство обработки данных по п.14, в которой первая кэш-память предусмотрена для хранения команд, а вторая кэш-память предусмотрена для хранения данных, причем логическая схема компаратора адресов и логическая схема определения атрибутов продублированы для каждой из первой и второй кэш-памяти.
16. Способ функционирования устройства обработки данных для управления доступом к памяти, имеющей множество ячеек памяти для хранения значений данных, причем каждая ячейка памяти имеет соответствующий адрес, при этом способ содержит шаги: при которых осуществляют
(а) хранение информации, идентифицирующей диапазоны адресов для множества логических областей в памяти;
(б) осуществляют хранение для каждой логической области атрибутов, используемых для управления доступом к ячейкам памяти в логической области;
(в) осуществляют сравнение адреса, выданного процессором, соответствующего одной из ячеек памяти, с диапазоном адресов для множества логических областей;
(г) генерируют сигнал, указывающий те логические области, которые содержат упомянутый адрес, если упомянутый адрес содержится в одной или более логических областей;
(д) применяют, в соответствии с сигналом, генерируемым на шаге (г), заранее заданные критерии приоритетности для определения того, какая логическая область, содержащая упомянутый адрес, имеет наивысший приоритет; и
(е) осуществляют вывод хранящихся атрибутов, соответствующих области с наивысшим приоритетом, для использования при управлении доступом к ячейке памяти, заданной данным адресом;
в котором одна из логических областей является фоновой областью, покрывающей всю память и имеющей самый низкий приоритет из логических областей, в результате чего, если сигнал, генерируемый на шаге (г) указывает, что адрес, выданный процессором, соответствует ячейке памяти, находящейся вне любой из других логических областей, то на шаге (е) выводят хранящиеся атрибуты, связанные с фоновой областью.
RU99124789/09A 1997-04-30 1998-02-03 Защита доступа к памяти RU2215321C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9708822A GB2325061B (en) 1997-04-30 1997-04-30 Memory access protection
GB9708822.3 1997-04-30

Publications (2)

Publication Number Publication Date
RU99124789A true RU99124789A (ru) 2001-09-27
RU2215321C2 RU2215321C2 (ru) 2003-10-27

Family

ID=10811626

Family Applications (1)

Application Number Title Priority Date Filing Date
RU99124789/09A RU2215321C2 (ru) 1997-04-30 1998-02-03 Защита доступа к памяти

Country Status (12)

Country Link
US (1) US6021476A (ru)
EP (1) EP0979456B1 (ru)
JP (1) JP3710490B2 (ru)
KR (1) KR100563222B1 (ru)
CN (1) CN1118027C (ru)
DE (1) DE69823180T2 (ru)
GB (1) GB2325061B (ru)
IL (1) IL132418A (ru)
MY (1) MY114810A (ru)
RU (1) RU2215321C2 (ru)
TW (1) TW376475B (ru)
WO (1) WO1998049623A1 (ru)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272605B1 (en) * 1998-06-01 2001-08-07 International Business Machines Corporation System using priority data of a host recall request to determine whether to release non-volatile storage with another host before processing further recall requests
JP4516693B2 (ja) * 1998-12-07 2010-08-04 アルボス テクノロジーズ リミテッド リミテッド ライアビリティ カンパニー コンピュータ、アドレス有効性照合プログラムを記録した記録媒体、及びアドレス有効性照合方法
US6748502B2 (en) * 2001-01-12 2004-06-08 Hitachi, Ltd. Virtual volume storage
JP2003006046A (ja) * 2001-06-25 2003-01-10 Sanyo Electric Co Ltd メモリプロテクション方法および回路
JP2003060906A (ja) * 2001-08-21 2003-02-28 Canon Inc 画像処理装置及びその方法
US7134139B2 (en) * 2002-02-12 2006-11-07 International Business Machines Corporation System and method for authenticating block level cache access on network
US7266842B2 (en) * 2002-04-18 2007-09-04 International Business Machines Corporation Control function implementing selective transparent data authentication within an integrated system
US7089419B2 (en) 2002-04-18 2006-08-08 International Business Machines Corporation Control function with multiple security states for facilitating secure operation of an integrated system
US6851056B2 (en) 2002-04-18 2005-02-01 International Business Machines Corporation Control function employing a requesting master id and a data address to qualify data access within an integrated system
US6715085B2 (en) 2002-04-18 2004-03-30 International Business Machines Corporation Initializing, maintaining, updating and recovering secure operation within an integrated system employing a data access control function
US7266786B2 (en) 2002-11-05 2007-09-04 Sonics, Inc. Method and apparatus for configurable address mapping and protection architecture and hardware for on-chip systems
US7203798B2 (en) * 2003-03-20 2007-04-10 Matsushita Electric Industrial Co., Ltd. Data memory cache unit and data memory cache system
DE10335643B4 (de) * 2003-08-04 2007-10-31 Infineon Technologies Ag Vorrichtung und Verfahren zum Steuern des Zugriffs von mehreren Datenverarbeitungseinrichtungen auf einen Speicher
US7231499B2 (en) * 2003-12-17 2007-06-12 Broadcom Corporation Prioritization of real time / non-real time memory requests from bus compliant devices
US7461268B2 (en) * 2004-07-15 2008-12-02 International Business Machines Corporation E-fuses for storing security version data
US7068545B1 (en) 2005-01-04 2006-06-27 Arm Limited Data processing apparatus having memory protection unit
US20070005932A1 (en) * 2005-06-29 2007-01-04 Intel Corporation Memory management in a multiprocessor system
JP4519738B2 (ja) * 2005-08-26 2010-08-04 株式会社東芝 メモリアクセス制御装置
US8572329B2 (en) * 2005-10-04 2013-10-29 Arm Limited Multi-region default memory map
TW200805065A (en) * 2006-01-17 2008-01-16 Nxp Bv Region protection unit, instruction set and method for protecting a memory region
JP5100133B2 (ja) * 2007-01-19 2012-12-19 株式会社東芝 情報処理装置
US8380987B2 (en) 2007-01-25 2013-02-19 Microsoft Corporation Protection agents and privilege modes
KR101405319B1 (ko) * 2007-04-16 2014-06-10 삼성전자 주식회사 가상화 환경에서의 안전한 시스템 보호 장치 및 방법
US8051263B2 (en) * 2007-05-04 2011-11-01 Atmel Corporation Configurable memory protection
US8417916B2 (en) * 2008-01-11 2013-04-09 International Business Machines Corporation Perform frame management function instruction for setting storage keys and clearing blocks of main storage
US8738860B1 (en) * 2010-10-25 2014-05-27 Tilera Corporation Computing in parallel processing environments
GB2484927A (en) * 2010-10-26 2012-05-02 Advanced Risc Mach Ltd Provision of access control data within a data processing system
US9116845B2 (en) 2011-02-23 2015-08-25 Freescale Semiconductor, Inc. Remote permissions provisioning for storage in a cache and device therefor
US8949551B2 (en) 2011-02-23 2015-02-03 Freescale Semiconductor, Inc. Memory protection unit (MPU) having a shared portion and method of operation
US8775754B2 (en) * 2011-06-24 2014-07-08 Arm Limited Memory controller and method of selecting a transaction using a plurality of ordered lists
US8639895B2 (en) 2011-07-14 2014-01-28 Freescale Semiconductor, Inc. Systems and methods for memory region descriptor attribute override
US8572345B2 (en) 2011-09-16 2013-10-29 Freescale Semiconductor, Inc. Memory management unit (MMU) having region descriptor globalization controls and method of operation
GB2522906B (en) * 2014-02-10 2021-07-14 Advanced Risc Mach Ltd Region identifying operation for identifying a region of a memory attribute unit corresponding to a target memory address
US10353826B2 (en) 2017-07-14 2019-07-16 Arm Limited Method and apparatus for fast context cloning in a data processing system
US10613989B2 (en) 2017-07-14 2020-04-07 Arm Limited Fast address translation for virtual machines
US10534719B2 (en) 2017-07-14 2020-01-14 Arm Limited Memory system for a data processing network
US10467159B2 (en) 2017-07-14 2019-11-05 Arm Limited Memory node controller
US10565126B2 (en) 2017-07-14 2020-02-18 Arm Limited Method and apparatus for two-layer copy-on-write
US10489304B2 (en) * 2017-07-14 2019-11-26 Arm Limited Memory address translation
US10592424B2 (en) 2017-07-14 2020-03-17 Arm Limited Range-based memory system
US10884850B2 (en) 2018-07-24 2021-01-05 Arm Limited Fault tolerant memory system
US11232039B2 (en) * 2018-12-10 2022-01-25 Advanced Micro Devices, Inc. Cache for storing regions of data
JP2021022061A (ja) 2019-07-25 2021-02-18 キオクシア株式会社 ストレージ装置、メモリアクセス制御システムおよびメモリアクセス制御方法
EP4372567A1 (en) 2022-11-18 2024-05-22 Thales Dis France Sas Processor and method for modifying processor behavior based on memory attributes and instruction type

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3827029A (en) * 1972-09-25 1974-07-30 Westinghouse Electric Corp Memory and program protection system for a digital computer system
US4038645A (en) * 1976-04-30 1977-07-26 International Business Machines Corporation Non-translatable storage protection control system
JPS58225442A (ja) * 1982-06-25 1983-12-27 Toshiba Corp 優先順位制御回路
JPH01229353A (ja) * 1988-03-09 1989-09-13 Fujitsu Ltd Ｄｍａコントローラ
US5335334A (en) * 1990-08-31 1994-08-02 Hitachi, Ltd. Data processing apparatus having a real memory region with a corresponding fixed memory protection key value and method for allocating memories therefor
US5465343A (en) * 1993-04-30 1995-11-07 Quantum Corporation Shared memory array for data block and control program storage in disk drive
US5623636A (en) * 1993-11-09 1997-04-22 Motorola Inc. Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits
DE69509717T2 (de) * 1994-08-31 1999-11-11 Motorola Inc Modulare Chipauswahl-Steuerschaltung
US5742826A (en) * 1994-11-09 1998-04-21 International Business Machines Corporation Object encapsulation protection apparatus

Similar Documents

Publication Publication Date Title
RU99124789A (ru) Защита доступа к памяти
US6021476A (en) Data processing apparatus and method for controlling access to a memory having a plurality of memory locations for storing data values
US6067606A (en) Computer processor with dynamic setting of latency values for memory access
EP0917152A1 (en) Semiconductor circuit and method of controlling the same
RU97117589A (ru) Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди
US5640507A (en) Method and apparatus for identifying read only memory
JPH0358150A (ja) メモリ制御装置
US20030065891A1 (en) Memory controller and a cache for accessing a main memory, and a system and a method for controlling the main memory
JPH07281948A (ja) メモリ制御装置
KR100607987B1 (ko) 명령어 스케줄링을 수행하는 메모리 제어장치 및 방법
US6202137B1 (en) Method and apparatus of arbitrating requests to a multi-banked memory using bank selects
EP0473311A2 (en) Memory row redrive
US5249277A (en) Optimized performance memory method and system
JP3767921B2 (ja) メモリ制御装置、その制御方法およびプログラマブルコントローラ
JPH07114496A (ja) 共有メモリ制御回路
JPH09311812A (ja) マイクロコンピュータ
JPH07146814A (ja) メモリ装置
JPH0969072A (ja) メモリマップトｉ／ｏ制御回路
JP2923330B2 (ja) Ｒｉｓｃプロセッサのメモリアクセス制御回路
JPS62131352A (ja) アドレス変換制御方式
JPH10289193A (ja) メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体
WO2024072725A1 (en) Directed refresh management for dram
JPH0561769A (ja) メモリ・アクセス方法
JPH09282872A (ja) メモリリフレッシュ制御回路
JPH05100957A (ja) 情報処理装置