JPH10289193A - メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 - Google Patents
メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体Info
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- JPH10289193A JPH10289193A JP9680697A JP9680697A JPH10289193A JP H10289193 A JPH10289193 A JP H10289193A JP 9680697 A JP9680697 A JP 9680697A JP 9680697 A JP9680697 A JP 9680697A JP H10289193 A JPH10289193 A JP H10289193A
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- memory
- access
- monitoring
- signal
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Abstract
(57)【要約】
【課題】 メモリに対するアクセス状況に最適なメモリ
アクセスを優先させるメモリ環境を構築することであ
る。 【解決手段】 タイマ１０５，カウンタ１０４の監視結
果からＤＲＡＭ１０９に対するアクセス状況を判別回路
１０６が判別し、該判別結果に基づいてアービタ１０１
がＤＲＡＭ１０９に対するアクセス要求処理順位を変更
する構成を特徴とする。
アクセスを優先させるメモリ環境を構築することであ
る。 【解決手段】 タイマ１０５，カウンタ１０４の監視結
果からＤＲＡＭ１０９に対するアクセス状況を判別回路
１０６が判別し、該判別結果に基づいてアービタ１０１
がＤＲＡＭ１０９に対するアクセス要求処理順位を変更
する構成を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の記憶媒体に
対するアクセスを制御するメモリアクセス制御装置およ
びメモリアクセス制御方法およびコンピュータが読み出
し可能なプログラムを格納した記憶媒体に関するもので
ある。
対するアクセスを制御するメモリアクセス制御装置およ
びメモリアクセス制御方法およびコンピュータが読み出
し可能なプログラムを格納した記憶媒体に関するもので
ある。
【０００２】
【従来の技術】従来、所定の記憶媒体に対するアクセス
を制御するメモリアクセス制御装置、例えばＤＭＡコン
トローラおよびＤＲＡＭコントローラは、アクセス状況
（ＤＲＡＭの稼動状況）などを検出することなく、ＤＲ
ＡＭへのリード／ライト動作をＤＲＡＭコントローラへ
のアクセスが早い順、あるいは優先順位の高い順に処理
していた。
を制御するメモリアクセス制御装置、例えばＤＭＡコン
トローラおよびＤＲＡＭコントローラは、アクセス状況
（ＤＲＡＭの稼動状況）などを検出することなく、ＤＲ
ＡＭへのリード／ライト動作をＤＲＡＭコントローラへ
のアクセスが早い順、あるいは優先順位の高い順に処理
していた。
【０００３】
【発明が解決しようとする課題】このため、優先順位の
高いＤＭＡリクエストが発生してしまうと、たとえその
ＤＲＡＭアクセスが頻繁でなく、アクセスとアクセスの
間に割り込む余地があっても優先順位の低いＤＲＡＭへ
のアクセスが待たされてしまうという問題点があった。
高いＤＭＡリクエストが発生してしまうと、たとえその
ＤＲＡＭアクセスが頻繁でなく、アクセスとアクセスの
間に割り込む余地があっても優先順位の低いＤＲＡＭへ
のアクセスが待たされてしまうという問題点があった。
【０００４】本発明は、上記の問題点を解消するために
なされたもので、本発明に係る発明の目的は、メモリに
対するアクセス信号を監視してメモリアクセス状況を判
別し、アクセス状況に応じてメモリアクセス要求の処理
順序を変更することにより、メモリに対するアクセス状
況に最適なメモリアクセスを優先させるメモリ環境を構
築することができるメモリアクセス制御装置およびメモ
リアクセス制御方法およびコンピュータが読み出し可能
なプログラムを格納した記憶媒体を提供することを目的
とする。
なされたもので、本発明に係る発明の目的は、メモリに
対するアクセス信号を監視してメモリアクセス状況を判
別し、アクセス状況に応じてメモリアクセス要求の処理
順序を変更することにより、メモリに対するアクセス状
況に最適なメモリアクセスを優先させるメモリ環境を構
築することができるメモリアクセス制御装置およびメモ
リアクセス制御方法およびコンピュータが読み出し可能
なプログラムを格納した記憶媒体を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明に係る第１の発明
は、メモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御装置であって、前記メモリに
対するアクセス信号を監視する監視手段と、前記監視手
段の監視結果から前記メモリに対するアクセス状況を判
別する判別手段と、前記判別手段の判別結果に基づいて
前記メモリに対するアクセス要求処理順位を変更する制
御手段とを有するものである。
は、メモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御装置であって、前記メモリに
対するアクセス信号を監視する監視手段と、前記監視手
段の監視結果から前記メモリに対するアクセス状況を判
別する判別手段と、前記判別手段の判別結果に基づいて
前記メモリに対するアクセス要求処理順位を変更する制
御手段とを有するものである。
【０００６】本発明に係る第２の発明は、前記監視手段
は、ランダムアクセスメモリに対するローアドレススト
ローブ信号の頻度を監視するものである。
は、ランダムアクセスメモリに対するローアドレススト
ローブ信号の頻度を監視するものである。
【０００７】本発明に係る第３の発明は、ランダムアク
セスメモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御方法であって、前記ランダム
アクセスメモリに対するアクセス信号を監視する監視工
程と、該監視結果から前記ランダムアクセスメモリに対
するアクセス状況を判別する判別工程と、該判別結果に
基づいて前記ランダムアクセスメモリに対するアクセス
要求処理順位を変更する変更工程とを有するものであ
る。
セスメモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御方法であって、前記ランダム
アクセスメモリに対するアクセス信号を監視する監視工
程と、該監視結果から前記ランダムアクセスメモリに対
するアクセス状況を判別する判別工程と、該判別結果に
基づいて前記ランダムアクセスメモリに対するアクセス
要求処理順位を変更する変更工程とを有するものであ
る。
【０００８】本発明に係る第４の発明は、ランダムアク
セスメモリに対して入力される複数のアクセス要求を制
御するコンピュータが読み出し可能なプログラムを格納
した記憶媒体であって、前記ランダムアクセスメモリに
対するアクセス信号を監視する監視工程と、該監視結果
から前記ランダムアクセスメモリに対するアクセス状況
を判別する判別工程と、該判別結果に基づいて前記ラン
ダムアクセスメモリに対するアクセス要求処理順位を変
更する変更工程とを含む、コンピュータが読み出し可能
なプログラムを記憶媒体に格納したものである。
セスメモリに対して入力される複数のアクセス要求を制
御するコンピュータが読み出し可能なプログラムを格納
した記憶媒体であって、前記ランダムアクセスメモリに
対するアクセス信号を監視する監視工程と、該監視結果
から前記ランダムアクセスメモリに対するアクセス状況
を判別する判別工程と、該判別結果に基づいて前記ラン
ダムアクセスメモリに対するアクセス要求処理順位を変
更する変更工程とを含む、コンピュータが読み出し可能
なプログラムを記憶媒体に格納したものである。
【０００９】
〔第１実施形態〕図１は、本発明の第１実施形態を示す
メモリアクセス制御装置の構成を説明するブロック図で
ある。
メモリアクセス制御装置の構成を説明するブロック図で
ある。
【００１０】図において、１０１はＤＲＡＭコントロー
ラであるところのデータリクエスト（ＤＲＥＱ）アービ
タ（アービタ）、１０２はＤＲＡＭシーケンサで、ＤＲ
ＡＭコントロール信号であるところの／ＲＡＳ信号１０
３と／ＣＡＳ信号１０８を発生させる。
ラであるところのデータリクエスト（ＤＲＥＱ）アービ
タ（アービタ）、１０２はＤＲＡＭシーケンサで、ＤＲ
ＡＭコントロール信号であるところの／ＲＡＳ信号１０
３と／ＣＡＳ信号１０８を発生させる。
【００１１】１０４はカウンタで、／ＲＡＳ信号１０３
を単位時間の間カウントする。１０５はタイマで、カウ
ンタ１０４が単位時間毎にリセットされる。
を単位時間の間カウントする。１０５はタイマで、カウ
ンタ１０４が単位時間毎にリセットされる。
【００１２】１０６は判別回路で、カウンタ１０４によ
り計測されたカウント値をもとに、アービタ１０１に対
して稼動状況信号を送出する。１０８はＤＲＡＭへの出
力である／ＣＡＳ信号、１０９はＤＲＡＭで、シーケン
サ１０２からの／ＲＡＳ信号１０３と／ＣＡＳ信号１０
８とによりアクセスアドレスが制御され、データバスコ
ントローラ１１０によりデータが読み書きされる。
り計測されたカウント値をもとに、アービタ１０１に対
して稼動状況信号を送出する。１０８はＤＲＡＭへの出
力である／ＣＡＳ信号、１０９はＤＲＡＭで、シーケン
サ１０２からの／ＲＡＳ信号１０３と／ＣＡＳ信号１０
８とによりアクセスアドレスが制御され、データバスコ
ントローラ１１０によりデータが読み書きされる。
【００１３】上記構成において、アービタ１０１がリク
エスト信号ＤＲＥＱを受けると、他のリクエスト信号Ｄ
ＲＥＱ要因とのアービトレーションをとり、一つのＤＲ
ＥＱ要因のみシーケンサ１０２へ送信される。シーケン
サ１０２は、／ＲＡＳ信号１０３をカウンタ１０４にて
単位時間当たりでカウントアップしていき、そのカウン
ト値を動作状況判別回路１０６は受け、そのカウント値
によりアービタ１０１に対する信号を換え、リクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅの選択基準を切り換え制御
する。
エスト信号ＤＲＥＱを受けると、他のリクエスト信号Ｄ
ＲＥＱ要因とのアービトレーションをとり、一つのＤＲ
ＥＱ要因のみシーケンサ１０２へ送信される。シーケン
サ１０２は、／ＲＡＳ信号１０３をカウンタ１０４にて
単位時間当たりでカウントアップしていき、そのカウン
ト値を動作状況判別回路１０６は受け、そのカウント値
によりアービタ１０１に対する信号を換え、リクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅの選択基準を切り換え制御
する。
【００１４】例えば比較値Ｃ２〜Ｃ０がＣ２＞Ｃ１＞Ｃ
０（正の整数）とする場合、カウントＡがそれぞれの値
との関係として、例えば下記第１〜第４を満たす場合
に、アービタ１０１がリクエスト信号ＤＲＥＱａ〜ＤＲ
ＥＱｅの出力を切り換え制御する。
０（正の整数）とする場合、カウントＡがそれぞれの値
との関係として、例えば下記第１〜第４を満たす場合
に、アービタ１０１がリクエスト信号ＤＲＥＱａ〜ＤＲ
ＥＱｅの出力を切り換え制御する。
【００１５】第１は、Ａ＞Ｃ２の関係を満たすと、動作
状況判別回路１０６が判別した場合、優先順位の高いリ
クエスト信号ＤＲＥＱａのみをイネーブルとする。
状況判別回路１０６が判別した場合、優先順位の高いリ
クエスト信号ＤＲＥＱａのみをイネーブルとする。
【００１６】第２は、Ｃ２＞Ａ＞Ｃ１の関係を満たす
と、動作状況判別回路１０６が判別した場合、優先順位
の高いリクエスト信号ＤＲＥＱａと次に高いリクエスト
信号ＤＲＥＱｂのみをイネーブルとする。
と、動作状況判別回路１０６が判別した場合、優先順位
の高いリクエスト信号ＤＲＥＱａと次に高いリクエスト
信号ＤＲＥＱｂのみをイネーブルとする。
【００１７】第３は、Ｃ１＞Ａ＞Ｃ０の関係を満たす
と、動作状況判別回路１０６が判別した場合、優先順位
の低いリクエスト信号ＤＲＥＱｅのみをイネーブルとす
る。
と、動作状況判別回路１０６が判別した場合、優先順位
の低いリクエスト信号ＤＲＥＱｅのみをイネーブルとす
る。
【００１８】第４は、Ｃ０＞Ａの関係を満たすと、動作
状況判別回路１０６が判別した場合、全てのリクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅをイネーブルとする。
状況判別回路１０６が判別した場合、全てのリクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅをイネーブルとする。
【００１９】以下、本実施形態の特徴的構成について図
１を参照して説明する。
１を参照して説明する。
【００２０】上記のように構成されたメモリアクセス制
御装置において、すなわち、メモリに対して入力される
複数のアクセス要求を制御するメモリアクセス制御装置
であって、前記メモリ（ＤＲＡＭ１０９）に対するアク
セス信号を監視する監視手段（タイマ１０５，カウンタ
１０４）と、前記監視手段の監視結果から前記メモリに
対するアクセス状況を判別する判別手段（判別回路１０
６）と、前記判別手段の判別結果に基づいて前記メモリ
に対するアクセス要求処理順位を変更する制御手段（ア
ービタ１０１）とを有するので、メモリに対するアクセ
ス状況に最適なメモリアクセスを優先させるメモリ環境
を構築できる。
御装置において、すなわち、メモリに対して入力される
複数のアクセス要求を制御するメモリアクセス制御装置
であって、前記メモリ（ＤＲＡＭ１０９）に対するアク
セス信号を監視する監視手段（タイマ１０５，カウンタ
１０４）と、前記監視手段の監視結果から前記メモリに
対するアクセス状況を判別する判別手段（判別回路１０
６）と、前記判別手段の判別結果に基づいて前記メモリ
に対するアクセス要求処理順位を変更する制御手段（ア
ービタ１０１）とを有するので、メモリに対するアクセ
ス状況に最適なメモリアクセスを優先させるメモリ環境
を構築できる。
【００２１】また、カウンタ１０４は、ランダムアクセ
スメモリ（ＤＲＡＭ１０９）に対するローアドレススト
ローブ信号（／ＲＡＳ信号１０３）の頻度を監視するの
で、ランダムアクセスメモリに対するアクセス状況に最
適なメモリアクセスを優先させるメモリ環境を構築でき
る。
スメモリ（ＤＲＡＭ１０９）に対するローアドレススト
ローブ信号（／ＲＡＳ信号１０３）の頻度を監視するの
で、ランダムアクセスメモリに対するアクセス状況に最
適なメモリアクセスを優先させるメモリ環境を構築でき
る。
【００２２】図２，図３は、図１に示したメモリアクセ
ス制御装置のタイミングを説明するタイミングチャート
であり、図１と同一のものには同一の符号を付してあ
る。
ス制御装置のタイミングを説明するタイミングチャート
であり、図１と同一のものには同一の符号を付してあ
る。
【００２３】図２に示すように、カウンタ１０４が単位
時間当たりで／ＲＡＳ信号１０３をカウントアップし、
そのカウント値ＡがＣ２＞Ａ＞Ｃ１の関係を満たすと、
動作状況判別回路１０６が判別した場合、優先順位の高
いリクエスト信号ＤＲＥＱａと次に高いリクエスト信号
ＤＲＥＱｂ（タイミングＴ１で発生する）のみをタイミ
ングＴ２でイネーブルとする。
時間当たりで／ＲＡＳ信号１０３をカウントアップし、
そのカウント値ＡがＣ２＞Ａ＞Ｃ１の関係を満たすと、
動作状況判別回路１０６が判別した場合、優先順位の高
いリクエスト信号ＤＲＥＱａと次に高いリクエスト信号
ＤＲＥＱｂ（タイミングＴ１で発生する）のみをタイミ
ングＴ２でイネーブルとする。
【００２４】一方、図３に示すように、カウンタ１０４
が単位時間当たりで／ＲＡＳ信号１０３をカウントアッ
プし、そのカウント値ＡがＡ＞Ｃ３の関係を満たすと、
動作状況判別回路１０６が判別した場合、優先順位の高
いリクエスト信号ＤＲＥＱａのみをイネーブルとし、リ
クエスト信号ＤＲＥＱｂをタイミングＴ１からタイミン
グＴ３までの間マスクし、リクエスト信号ＤＲＥＱａを
優先的に処理させる。これが、例えばプリンタ制御装置
のＤＲＡＭ１０９に確保されるバンドメモリへのメモリ
アクセスとすれば、バンドメモリへのプリントオーバラ
ン等が発生する確率を格段に低下させることができる。
が単位時間当たりで／ＲＡＳ信号１０３をカウントアッ
プし、そのカウント値ＡがＡ＞Ｃ３の関係を満たすと、
動作状況判別回路１０６が判別した場合、優先順位の高
いリクエスト信号ＤＲＥＱａのみをイネーブルとし、リ
クエスト信号ＤＲＥＱｂをタイミングＴ１からタイミン
グＴ３までの間マスクし、リクエスト信号ＤＲＥＱａを
優先的に処理させる。これが、例えばプリンタ制御装置
のＤＲＡＭ１０９に確保されるバンドメモリへのメモリ
アクセスとすれば、バンドメモリへのプリントオーバラ
ン等が発生する確率を格段に低下させることができる。
【００２５】なお、一般に、ＣＰＵによるＤＲＡＭへの
アクセスは、優先順位が非常に高い。それがたとえ、Ｗ
ＡＩＴサイクルが入ってもかまわないようなアクセスで
あっても、他のＤＲＥＱ要因をさしおいて、ＣＰＵによ
るＤＲＥＱを優先させている。そこで、第１実施形態と
同様に一定時期毎に、シーケンサより出力される／ＲＡ
Ｓ信号をカウントしていき、そのカウント値をＣＰＵへ
知らせ、ソフトウエアの方であらかじめ優先する、しな
いのフラグを図示しないジョブのグループ（ＵＡＲＴ，
ＣＥＮＴＲＯＮＩＣＳ，拡張Ｉ／Ｆ，描画処理等）毎に
付けておき、上記カウント値が非常に多い場合のみ、フ
ラグを見て他のＤＭＡを中断してＤＲＡＭアクセスする
か否かを決定する実施形態について後述する。
アクセスは、優先順位が非常に高い。それがたとえ、Ｗ
ＡＩＴサイクルが入ってもかまわないようなアクセスで
あっても、他のＤＲＥＱ要因をさしおいて、ＣＰＵによ
るＤＲＥＱを優先させている。そこで、第１実施形態と
同様に一定時期毎に、シーケンサより出力される／ＲＡ
Ｓ信号をカウントしていき、そのカウント値をＣＰＵへ
知らせ、ソフトウエアの方であらかじめ優先する、しな
いのフラグを図示しないジョブのグループ（ＵＡＲＴ，
ＣＥＮＴＲＯＮＩＣＳ，拡張Ｉ／Ｆ，描画処理等）毎に
付けておき、上記カウント値が非常に多い場合のみ、フ
ラグを見て他のＤＭＡを中断してＤＲＡＭアクセスする
か否かを決定する実施形態について後述する。
【００２６】〔第２実施形態〕上記第１実施形態では、
判別回路１０６がメモリアクセス状況に応じた複数のデ
ータリクエストの優先処理状態を動的に変更する場合に
ついて説明したが、ＤＲＡＭを頻繁にアクセス要求する
ＣＰＵからのリクエストをアービタ５０１が制御するメ
モリアクセス制御装置にも本発明を適用することができ
る。以下、その実施形態について説明する。
判別回路１０６がメモリアクセス状況に応じた複数のデ
ータリクエストの優先処理状態を動的に変更する場合に
ついて説明したが、ＤＲＡＭを頻繁にアクセス要求する
ＣＰＵからのリクエストをアービタ５０１が制御するメ
モリアクセス制御装置にも本発明を適用することができ
る。以下、その実施形態について説明する。
【００２７】図４は、本発明の第２実施形態を示すメモ
リアクセス制御装置の構成を説明するブロック図であ
る。
リアクセス制御装置の構成を説明するブロック図であ
る。
【００２８】図において、５０１はＤＲＡＭコントロー
ラであるところのデータリクエスト（ＤＲＥＱ）アービ
タ（アービタ）、５０２はＤＲＡＭシーケンサで、ＤＲ
ＡＭコントロール信号であるところの／ＲＡＳ信号５０
３と／ＣＡＳ信号５０８を発生させる。
ラであるところのデータリクエスト（ＤＲＥＱ）アービ
タ（アービタ）、５０２はＤＲＡＭシーケンサで、ＤＲ
ＡＭコントロール信号であるところの／ＲＡＳ信号５０
３と／ＣＡＳ信号５０８を発生させる。
【００２９】５０４はカウンタで、／ＲＡＳ信号５０３
を単位時間の間カウントする。５０５はタイマで、カウ
ンタ５０４が単位時間毎にリセットされる。
を単位時間の間カウントする。５０５はタイマで、カウ
ンタ５０４が単位時間毎にリセットされる。
【００３０】５０６はＣＰＵで、カウンタ５０４により
計測されたカウント値をもとに、アービタ５０１に対し
て稼動状況信号を送出する。５０８はＤＲＡＭへの出力
である／ＣＡＳ信号、５０９はＤＲＡＭで、シーケンサ
５０２からの／ＲＡＳ信号５０３と／ＣＡＳ信号５０８
とによりアクセスアドレスが制御され、データバスコン
トローラ５１０によりデータが読み書きされる。なお、
ＣＰＵ５０６は、図示しないＲＯＭまたは他の記憶媒体
に記憶された制御プログラムを実行して、アービタ５０
１を含む他のデバイスのアクセスを総括的に制御してい
る。
計測されたカウント値をもとに、アービタ５０１に対し
て稼動状況信号を送出する。５０８はＤＲＡＭへの出力
である／ＣＡＳ信号、５０９はＤＲＡＭで、シーケンサ
５０２からの／ＲＡＳ信号５０３と／ＣＡＳ信号５０８
とによりアクセスアドレスが制御され、データバスコン
トローラ５１０によりデータが読み書きされる。なお、
ＣＰＵ５０６は、図示しないＲＯＭまたは他の記憶媒体
に記憶された制御プログラムを実行して、アービタ５０
１を含む他のデバイスのアクセスを総括的に制御してい
る。
【００３１】上記構成において、アービタ５０１がリク
エスト信号ＤＲＥＱを受けると、他のリクエスト信号Ｄ
ＲＥＱ要因とのアービトレーションをとり、一つのＤＲ
ＥＱ要因のみシーケンサ５０２へ送信される。シーケン
サ５０２は、／ＲＡＳ信号５０３をカウンタ５０４にて
単位時間当たりでカウントアップしていく。
エスト信号ＤＲＥＱを受けると、他のリクエスト信号Ｄ
ＲＥＱ要因とのアービトレーションをとり、一つのＤＲ
ＥＱ要因のみシーケンサ５０２へ送信される。シーケン
サ５０２は、／ＲＡＳ信号５０３をカウンタ５０４にて
単位時間当たりでカウントアップしていく。
【００３２】その時の、／ＲＡＳ信号５０３をカウンタ
５０４にて単位時間当たりでカウントアップしていく。
そのカウント値をＣＰＵ５０６は受け、そのカウント値
によりアービタ５０１に対する信号を換え、リクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅの選択基準を切り換え制御
する。
５０４にて単位時間当たりでカウントアップしていく。
そのカウント値をＣＰＵ５０６は受け、そのカウント値
によりアービタ５０１に対する信号を換え、リクエスト
信号ＤＲＥＱａ〜ＤＲＥＱｅの選択基準を切り換え制御
する。
【００３３】例えば比較値Ｃ２〜Ｃ０がＣ２＞Ｃ１＞Ｃ
０（正の整数）とする場合、カウントＡがそれぞれの値
との関係として、例えば第１〜第４を満たす場合に、ア
ービタ５０１がリクエスト信号ＤＲＥＱａ〜ＤＲＥＱｅ
の出力を切り換え制御する。
０（正の整数）とする場合、カウントＡがそれぞれの値
との関係として、例えば第１〜第４を満たす場合に、ア
ービタ５０１がリクエスト信号ＤＲＥＱａ〜ＤＲＥＱｅ
の出力を切り換え制御する。
【００３４】第１は、Ａ＞Ｃ２の関係を満たすと、ＣＰ
Ｕ５０６が判別した場合、優先順位の高いリクエスト信
号ＤＲＥＱａのみをイネーブルとする。
Ｕ５０６が判別した場合、優先順位の高いリクエスト信
号ＤＲＥＱａのみをイネーブルとする。
【００３５】第２は、Ｃ２＞Ａ＞Ｃ１の関係を満たす
と、ＣＰＵ５０６が判別した場合、優先順位の高いリク
エスト信号ＤＲＥＱａと次に高いリクエスト信号ＤＲＥ
Ｑｂのみをイネーブルとする。
と、ＣＰＵ５０６が判別した場合、優先順位の高いリク
エスト信号ＤＲＥＱａと次に高いリクエスト信号ＤＲＥ
Ｑｂのみをイネーブルとする。
【００３６】第３は、Ｃ１＞Ａ＞Ｃ０の関係を満たす
と、ＣＰＵ５０６が判別した場合、優先順位の低いリク
エスト信号ＤＲＥＱｅのみをイネーブルとする。
と、ＣＰＵ５０６が判別した場合、優先順位の低いリク
エスト信号ＤＲＥＱｅのみをイネーブルとする。
【００３７】第４は、Ｃ０＞Ａの関係を満たすと、ＣＰ
Ｕ５０６が判別した場合、全てのリクエスト信号ＤＲＥ
Ｑａ〜ＤＲＥＱｅをイネーブルとする。
Ｕ５０６が判別した場合、全てのリクエスト信号ＤＲＥ
Ｑａ〜ＤＲＥＱｅをイネーブルとする。
【００３８】図５は、本発明に係るメモリアクセス制御
装置のデータ処理手順の一例を示すフローチャートであ
る。なお、（１）〜（９）は各ステップを示す。
装置のデータ処理手順の一例を示すフローチャートであ
る。なお、（１）〜（９）は各ステップを示す。
【００３９】先ず、所定時間毎に、カウンタ５０４がカ
ウントしたカウント値Ａを取り込み（１）、該カウント
値ＡがＡ＞Ｃ２の関係を満たすかどうかを判断し
（２）、ＹＥＳならば、優先順位の高いリクエスト信号
ＤＲＥＱａのみをイネーブルとして（３）、処理をリタ
ーンする。
ウントしたカウント値Ａを取り込み（１）、該カウント
値ＡがＡ＞Ｃ２の関係を満たすかどうかを判断し
（２）、ＹＥＳならば、優先順位の高いリクエスト信号
ＤＲＥＱａのみをイネーブルとして（３）、処理をリタ
ーンする。
【００４０】一方、ステップ（２）で、Ａ＞Ｃ２の関係
を満たしてないと判定した場合は、Ｃ２＞Ａ＞Ｃ１の関
係を満たすかどうかをＣＰＵ５０６が判定し（４）、Ｙ
ＥＳならば、優先順位の高いリクエスト信号ＤＲＥＱａ
と次に高いリクエスト信号ＤＲＥＱｂのみをイネーブル
とし（５）、処理をリターンする。
を満たしてないと判定した場合は、Ｃ２＞Ａ＞Ｃ１の関
係を満たすかどうかをＣＰＵ５０６が判定し（４）、Ｙ
ＥＳならば、優先順位の高いリクエスト信号ＤＲＥＱａ
と次に高いリクエスト信号ＤＲＥＱｂのみをイネーブル
とし（５）、処理をリターンする。
【００４１】一方、ステップ（４）で、Ｃ２＞Ａ＞Ｃ１
の関係を満たしてないと判定した場合は、Ｃ１＞Ａ＞Ｃ
０の関係を満たすかどうかをＣＰＵ５０６が判定し
（６）、ＹＥＳならば、優先順位の低いリクエスト信号
ＤＲＥＱｅのみをイネーブルとし（７）、処理をリター
ンする。
の関係を満たしてないと判定した場合は、Ｃ１＞Ａ＞Ｃ
０の関係を満たすかどうかをＣＰＵ５０６が判定し
（６）、ＹＥＳならば、優先順位の低いリクエスト信号
ＤＲＥＱｅのみをイネーブルとし（７）、処理をリター
ンする。
【００４２】一方、ステップ（４）で、Ｃ１＞Ａ＞Ｃ０
の関係を満たしてないと判定した場合は、Ｃ０＞Ａの関
係を満たすかどうかをＣＰＵ５０６が判別し（８）、Ｎ
Ｏならばそのままリターンし、ＹＥＳならば全てのリク
エスト信号ＤＲＥＱａ〜ＤＲＥＱｅをイネーブルとして
（９）、処理をリターンする。
の関係を満たしてないと判定した場合は、Ｃ０＞Ａの関
係を満たすかどうかをＣＰＵ５０６が判別し（８）、Ｎ
Ｏならばそのままリターンし、ＹＥＳならば全てのリク
エスト信号ＤＲＥＱａ〜ＤＲＥＱｅをイネーブルとして
（９）、処理をリターンする。
【００４３】以下、本実施形態の特徴的構成について説
明する。
明する。
【００４４】上記のように構成されたランダムアクセス
メモリ（ＤＲＡＭ５０９）に対して入力される複数のア
クセス要求を制御するメモリアクセス制御方法であっ
て、あるいはランダムアクセスメモリに対して入力され
る複数のアクセス要求を制御するコンピュータが読み出
し可能なプログラムを格納した記憶媒体であって、前記
ランダムアクセスメモリに対するアクセス信号を監視す
る監視工程（図５のステップ（１））と、該監視結果か
ら前記ランダムアクセスメモリに対するアクセス状況を
判別する判別工程（図５のステップ（２），（４），
（６），（８））と、該判別結果に基づいて前記ランダ
ムアクセスメモリに対するアクセス要求処理順位を変更
する変更工程（図５のステップ（３），（５），
（７），（９））とを有するので、メモリに対するアク
セス状況に最適なメモリアクセスを優先させるメモリ環
境を構築できる。
メモリ（ＤＲＡＭ５０９）に対して入力される複数のア
クセス要求を制御するメモリアクセス制御方法であっ
て、あるいはランダムアクセスメモリに対して入力され
る複数のアクセス要求を制御するコンピュータが読み出
し可能なプログラムを格納した記憶媒体であって、前記
ランダムアクセスメモリに対するアクセス信号を監視す
る監視工程（図５のステップ（１））と、該監視結果か
ら前記ランダムアクセスメモリに対するアクセス状況を
判別する判別工程（図５のステップ（２），（４），
（６），（８））と、該判別結果に基づいて前記ランダ
ムアクセスメモリに対するアクセス要求処理順位を変更
する変更工程（図５のステップ（３），（５），
（７），（９））とを有するので、メモリに対するアク
セス状況に最適なメモリアクセスを優先させるメモリ環
境を構築できる。
【００４５】以下、図６に示すメモリマップを参照して
本発明に係るメモリアクセス制御装置で読み出し可能な
データ処理プログラムの構成について説明する。
本発明に係るメモリアクセス制御装置で読み出し可能な
データ処理プログラムの構成について説明する。
【００４６】図６は、本発明に係るメモリアクセス制御
装置で読み出し可能な各種データ処理プログラムを格納
する記憶媒体のメモリマップを説明する図である。
装置で読み出し可能な各種データ処理プログラムを格納
する記憶媒体のメモリマップを説明する図である。
【００４７】なお、特に図示しないが、記憶媒体に記憶
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
【００４８】さらに、各種プログラムに従属するデータ
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
【００４９】本実施形態における図５に示す機能が外部
からインストールされるプログラムによって、ホストコ
ンピュータにより遂行されていてもよい。そして、その
場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶
媒体により、あるいはネットワークを介して外部の記憶
媒体から、プログラムを含む情報群を出力装置に供給さ
れる場合でも本発明は適用されるものである。
からインストールされるプログラムによって、ホストコ
ンピュータにより遂行されていてもよい。そして、その
場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶
媒体により、あるいはネットワークを介して外部の記憶
媒体から、プログラムを含む情報群を出力装置に供給さ
れる場合でも本発明は適用されるものである。
【００５０】以上のように、前述した実施形態の機能を
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
【００５１】この場合、記憶媒体から読み出されたプロ
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
【００５２】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
【００５３】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
【００５４】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
【００５５】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、メモリに対して入力される複数のアク
セス要求を制御するメモリアクセス制御装置であって、
前記メモリに対するアクセス信号を監視する監視手段
と、前記監視手段の監視結果から前記メモリに対するア
クセス状況を判別する判別手段と、前記判別手段の判別
結果に基づいて前記メモリに対するアクセス要求処理順
位を変更する制御手段とを有するので、メモリに対する
アクセス状況に最適なメモリアクセスを優先させるメモ
リ環境を構築できる。
の発明によれば、メモリに対して入力される複数のアク
セス要求を制御するメモリアクセス制御装置であって、
前記メモリに対するアクセス信号を監視する監視手段
と、前記監視手段の監視結果から前記メモリに対するア
クセス状況を判別する判別手段と、前記判別手段の判別
結果に基づいて前記メモリに対するアクセス要求処理順
位を変更する制御手段とを有するので、メモリに対する
アクセス状況に最適なメモリアクセスを優先させるメモ
リ環境を構築できる。
【００５６】第２の発明によれば、前記監視手段は、ラ
ンダムアクセスメモリに対するローアドレスストローブ
信号の頻度を監視するので、ランダムアクセスメモリに
対するアクセス状況に最適なランダムアクセスメモリア
クセスを優先させるメモリ環境を構築できる。
ンダムアクセスメモリに対するローアドレスストローブ
信号の頻度を監視するので、ランダムアクセスメモリに
対するアクセス状況に最適なランダムアクセスメモリア
クセスを優先させるメモリ環境を構築できる。
【００５７】第３，第４の発明によれば、ランダムアク
セスメモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御方法であって、あるいはラン
ダムアクセスメモリに対して入力される複数のアクセス
要求を制御するコンピュータが読み出し可能なプログラ
ムを格納した記憶媒体であって、前記ランダムアクセス
メモリに対するアクセス信号を監視する監視工程と、該
監視結果から前記ランダムアクセスメモリに対するアク
セス状況を判別する判別工程と、該判別結果に基づいて
前記ランダムアクセスメモリに対するアクセス要求処理
順位を変更する変更工程とを有するので、メモリに対す
るアクセス状況に最適なメモリアクセスを優先させるメ
モリ環境を構築できる。
セスメモリに対して入力される複数のアクセス要求を制
御するメモリアクセス制御方法であって、あるいはラン
ダムアクセスメモリに対して入力される複数のアクセス
要求を制御するコンピュータが読み出し可能なプログラ
ムを格納した記憶媒体であって、前記ランダムアクセス
メモリに対するアクセス信号を監視する監視工程と、該
監視結果から前記ランダムアクセスメモリに対するアク
セス状況を判別する判別工程と、該判別結果に基づいて
前記ランダムアクセスメモリに対するアクセス要求処理
順位を変更する変更工程とを有するので、メモリに対す
るアクセス状況に最適なメモリアクセスを優先させるメ
モリ環境を構築できる。
【図１】本発明の第１実施形態を示すメモリアクセス制
御装置の構成を説明するブロック図である。
御装置の構成を説明するブロック図である。
【図２】図１に示したメモリアクセス制御装置のタイミ
ングを説明するタイミングチャートである。
ングを説明するタイミングチャートである。
【図３】図１に示したメモリアクセス制御装置のタイミ
ングを説明するタイミングチャートである。
ングを説明するタイミングチャートである。
【図４】本発明の第２実施形態を示すメモリアクセス制
御装置の構成を説明するブロック図である。
御装置の構成を説明するブロック図である。
【図５】本発明に係るメモリアクセス制御装置のデータ
処理手順の一例を示すフローチャートである。
処理手順の一例を示すフローチャートである。
【図６】本発明に係るメモリアクセス制御装置で読み出
し可能な各種データ処理プログラムを格納する記憶媒体
のメモリマップを説明する図である。
し可能な各種データ処理プログラムを格納する記憶媒体
のメモリマップを説明する図である。
１０１ アービタ １０２ シーケンサ １０３ ／ＲＡＳ信号 １０４ カウンタ １０５ タイマ １０６ 判別回路 １０８ ／ＣＡＳ信号 １０９ ＤＲＡＭ １１０ データバスコントローラ
Claims (4)
- 【請求項１】 メモリに対して入力される複数のアクセ
ス要求を制御するメモリアクセス制御装置であって、 前記メモリに対するアクセス信号を監視する監視手段
と、 前記監視手段の監視結果から前記メモリに対するアクセ
ス状況を判別する判別手段と、 前記判別手段の判別結果に基づいて前記メモリに対する
アクセス要求処理順位を変更する制御手段と、を有する
ことを特徴とするメモリアクセス制御装置。 - 【請求項２】 前記監視手段は、ランダムアクセスメモ
リに対するローアドレスストローブ信号の頻度を監視す
ることを特徴とする請求項１記載のメモリアクセス制御
装置。 - 【請求項３】 ランダムアクセスメモリに対して入力さ
れる複数のアクセス要求を制御するメモリアクセス制御
方法であって、 前記ランダムアクセスメモリに対するアクセス信号を監
視する監視工程と、 該監視結果から前記ランダムアクセスメモリに対するア
クセス状況を判別する判別工程と、 該判別結果に基づいて前記ランダムアクセスメモリに対
するアクセス要求処理順位を変更する変更工程と、を有
することを特徴とするメモリアクセス制御方法。 - 【請求項４】 ランダムアクセスメモリに対して入力さ
れる複数のアクセス要求を制御するコンピュータが読み
出し可能なプログラムを格納した記憶媒体であって、 前記ランダムアクセスメモリに対するアクセス信号を監
視する監視工程と、 該監視結果から前記ランダムアクセスメモリに対するア
クセス状況を判別する判別工程と、 該判別結果に基づいて前記ランダムアクセスメモリに対
するアクセス要求処理順位を変更する変更工程と、を含
むことを特徴とする、コンピュータが読み出し可能なプ
ログラムを格納した記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9680697A JPH10289193A (ja) | 1997-04-15 | 1997-04-15 | メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9680697A JPH10289193A (ja) | 1997-04-15 | 1997-04-15 | メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289193A true JPH10289193A (ja) | 1998-10-27 |
Family
ID=14174860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9680697A Pending JPH10289193A (ja) | 1997-04-15 | 1997-04-15 | メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289193A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004028A (ja) * | 2004-06-16 | 2006-01-05 | Sony Corp | 調停装置、調停方法、調停方法のプログラム、調停方法のプログラムを記録した記録媒体及び電子スチルカメラ |
| KR100716947B1 (ko) * | 2000-07-21 | 2007-05-10 | 삼성전자주식회사 | 커맨드 실행 조정방법 및 그 장치 |
| JP2011081705A (ja) * | 2009-10-09 | 2011-04-21 | Hitachi Ltd | メモリ制御装置及びメモリ制御装置の制御方法 |
-
1997
- 1997-04-15 JP JP9680697A patent/JPH10289193A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100716947B1 (ko) * | 2000-07-21 | 2007-05-10 | 삼성전자주식회사 | 커맨드 실행 조정방법 및 그 장치 |
| JP2006004028A (ja) * | 2004-06-16 | 2006-01-05 | Sony Corp | 調停装置、調停方法、調停方法のプログラム、調停方法のプログラムを記録した記録媒体及び電子スチルカメラ |
| JP4635482B2 (ja) * | 2004-06-16 | 2011-02-23 | ソニー株式会社 | 調停装置、調停方法、調停方法のプログラム、調停方法のプログラムを記録した記録媒体及び電子スチルカメラ |
| JP2011081705A (ja) * | 2009-10-09 | 2011-04-21 | Hitachi Ltd | メモリ制御装置及びメモリ制御装置の制御方法 |
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