JPS59176874A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS59176874A JPS59176874A JP5039783A JP5039783A JPS59176874A JP S59176874 A JPS59176874 A JP S59176874A JP 5039783 A JP5039783 A JP 5039783A JP 5039783 A JP5039783 A JP 5039783A JP S59176874 A JPS59176874 A JP S59176874A
- Authority
- JP
- Japan
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- data
- index
- requester
- array
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特にインテックス付
の圧縮された行列データを高速に処理するのに好適なベ
クトル処理装置に関する。
の圧縮された行列データを高速に処理するのに好適なベ
クトル処理装置に関する。
パイプライン演算器を具備するベクトル処理装 置は
、科学技術計算に頻繁に現われる大型行列計算などを処
理する場合、その高速性が特に発揮される。しかし、主
記憶上などのデータ（以下、インテックスという）によ
って間接的にアドレス付された主記憶上などの配列を式
の両辺に持つ６ＩＬ算、即ち、 Ｄｏ Ｉ＝１、Ｎ ｈｉ （Ｘ（Ｉ） ） ＝Ｍ （Ｘ（’Ｉ） ）■Ａ（
１）ＮＤ で表わされる計算の場合、左辺の演算されたデータが書
込まれる間接アドレス付された配列Ｍ（Ｘ（Ｉ））のア
ドレスと、右辺中の演ｐ一対象になる間接アドレス付さ
れた配列Ｍ （Ｘ （Ｉ） ）のアドレスとが相互に関
係していることが多いため、従来のベクトル処理装置で
は、ベクトル演算によって高速処理する生立てがなかっ
た。
、科学技術計算に頻繁に現われる大型行列計算などを処
理する場合、その高速性が特に発揮される。しかし、主
記憶上などのデータ（以下、インテックスという）によ
って間接的にアドレス付された主記憶上などの配列を式
の両辺に持つ６ＩＬ算、即ち、 Ｄｏ Ｉ＝１、Ｎ ｈｉ （Ｘ（Ｉ） ） ＝Ｍ （Ｘ（’Ｉ） ）■Ａ（
１）ＮＤ で表わされる計算の場合、左辺の演算されたデータが書
込まれる間接アドレス付された配列Ｍ（Ｘ（Ｉ））のア
ドレスと、右辺中の演ｐ一対象になる間接アドレス付さ
れた配列Ｍ （Ｘ （Ｉ） ）のアドレスとが相互に関
係していることが多いため、従来のベクトル処理装置で
は、ベクトル演算によって高速処理する生立てがなかっ
た。
し梶明の目的〕
本発明の目的は主記憶（以下ＭＳという）上などにおか
れたインデックスデータによって間接的にアドレス刊さ
れたＩＶＩ Ｓ上の配列に対し、ＭＳ又はベクトルレジ
スタ上に置かれた他の配列の内各を、インデックステー
タによって制御されるパイプライン演算器を用いて漏速
に演算する手段を提供することにある。
れたインデックスデータによって間接的にアドレス刊さ
れたＩＶＩ Ｓ上の配列に対し、ＭＳ又はベクトルレジ
スタ上に置かれた他の配列の内各を、インデックステー
タによって制御されるパイプライン演算器を用いて漏速
に演算する手段を提供することにある。
本発明においては、ＭＳ上のインチツクステータを一部
分レジスタに引用し、演算対象になる間接アドレス伺さ
れた配列のＭＳ上の論理的アドレス関係を比較し、演算
されたデータが書込まれる配列のアドレスと次の演舞の
ために読出されるアドレスが相互に関係しているか否か
を検出してパイプライン化された間接アドレスフェッチ
リクエスタ、演舞器、間接アドレスストアリクエスタに
指示を送るようにして、ＭＳ上などにおかれたインデッ
クスデータによって間接的にアドレス伺された圧縮形式
の行列（配列）が式の両辺に定義されている型の計算の
高速処理を実現するものである。
分レジスタに引用し、演算対象になる間接アドレス伺さ
れた配列のＭＳ上の論理的アドレス関係を比較し、演算
されたデータが書込まれる配列のアドレスと次の演舞の
ために読出されるアドレスが相互に関係しているか否か
を検出してパイプライン化された間接アドレスフェッチ
リクエスタ、演舞器、間接アドレスストアリクエスタに
指示を送るようにして、ＭＳ上などにおかれたインデッ
クスデータによって間接的にアドレス伺された圧縮形式
の行列（配列）が式の両辺に定義されている型の計算の
高速処理を実現するものである。
第１図は本発明にかメるベクトル処理装置にの一実施例
を示す。第１図において、１及び２はアドレス加算器を
内蔵しているフェッチリクエスタ、３はインデックスに
よって間接的にＭＳｌｏｏをアクセスするフェッチリク
エスタ、４はインテックスによって間接的にＭＳをアク
セスするストアリクエスタ、５は演算器である。これら
のりクエスタ及び演算器は全てパイプライン化さｎてお
り、ベクトルデータの昼速処理が可能でるる。６．７及
び８はパイプラインのステージ段数個のレジスタセット
で、ベクトルデータはデータ送出コントロールユニット
９、り、９″の指示によって該レジスタセット６−８上
を移動する。１０は排他的論理和回路を対角要素のない
三角行列形に配置した比較回路、１１は比較ユニット１
０の排他的論理和回路の全出力の論理和をとる回路であ
る。この比較回路１０及び論理和回路１１はレジスタセ
ット６内インデツクスデータが相互に等しくない（以下
独立な゛′関係という）か否か（以下依存関係という）
を判定するものである。１２は排他的論理１１回路を行
列形に配置した比較回路、１３は１２の排他的論理和回
路の全出力の論理和をとる回路である。この比較回路１
２及び論理和回路１３はレジスタ６．８内のインデック
スデータの相互の関係を調べる回路である。１４は比較
回路１０と、論理和回路１１によって調べられたレジス
タセット６内のデータの相互関係によってリクエスタ１
．２．３、演ｑ、器５の動作を抑止し、その状態を保持
する回路である。１５は比較回路１２と論理和回路１３
によって調べられたレジスタセット６．８内のデータ関
係によってリクエスタｌ、２．３．４、演算器５等の動
作を抑止し、その状態を保持する１川路である。
を示す。第１図において、１及び２はアドレス加算器を
内蔵しているフェッチリクエスタ、３はインデックスに
よって間接的にＭＳｌｏｏをアクセスするフェッチリク
エスタ、４はインテックスによって間接的にＭＳをアク
セスするストアリクエスタ、５は演算器である。これら
のりクエスタ及び演算器は全てパイプライン化さｎてお
り、ベクトルデータの昼速処理が可能でるる。６．７及
び８はパイプラインのステージ段数個のレジスタセット
で、ベクトルデータはデータ送出コントロールユニット
９、り、９″の指示によって該レジスタセット６−８上
を移動する。１０は排他的論理和回路を対角要素のない
三角行列形に配置した比較回路、１１は比較ユニット１
０の排他的論理和回路の全出力の論理和をとる回路であ
る。この比較回路１０及び論理和回路１１はレジスタセ
ット６内インデツクスデータが相互に等しくない（以下
独立な゛′関係という）か否か（以下依存関係という）
を判定するものである。１２は排他的論理１１回路を行
列形に配置した比較回路、１３は１２の排他的論理和回
路の全出力の論理和をとる回路である。この比較回路１
２及び論理和回路１３はレジスタ６．８内のインデック
スデータの相互の関係を調べる回路である。１４は比較
回路１０と、論理和回路１１によって調べられたレジス
タセット６内のデータの相互関係によってリクエスタ１
．２．３、演ｑ、器５の動作を抑止し、その状態を保持
する回路である。１５は比較回路１２と論理和回路１３
によって調べられたレジスタセット６．８内のデータ関
係によってリクエスタｌ、２．３．４、演算器５等の動
作を抑止し、その状態を保持する１川路である。
第１図の動作は次の通りである。本ベクトル処理装置に
起動がかけられると、リクエスタｌが作動し、Ｍ Ｓ
１００上にあるインデックスデータＸ（Ｉ）がレジスタ
セット６．７に格納される。レジスタセット６の最終段
レジスタにインデックスか格納されると、比較回路１０
．論理和回路１１の結果は有意になり、インテックスの
データ関係が独立か依存かが確定する。判定結果は状態
保持回路１４に送られ、独立な場合、バス１６からリク
エスタ２．３、演算器５に起動がかけられ、Ｍ Ｓ １
００上の配列データＭ（Ｘ（Ｉ＞）、Ａ（Ｉ）に対しベ
クトル処理が開始される。また、状態保持回路１４はは
バス１７によってデータ送出コントローラ９に指示を送
シ、レジスタセット６にあるデータ（インデックス）を
レジスタセット８へ移動させる処理を開始する。同時に
バス１８によってＩＶＩＳｌｏｏにリクエストが発行さ
れ、インテックスが送られる。
起動がかけられると、リクエスタｌが作動し、Ｍ Ｓ
１００上にあるインデックスデータＸ（Ｉ）がレジスタ
セット６．７に格納される。レジスタセット６の最終段
レジスタにインデックスか格納されると、比較回路１０
．論理和回路１１の結果は有意になり、インテックスの
データ関係が独立か依存かが確定する。判定結果は状態
保持回路１４に送られ、独立な場合、バス１６からリク
エスタ２．３、演算器５に起動がかけられ、Ｍ Ｓ １
００上の配列データＭ（Ｘ（Ｉ＞）、Ａ（Ｉ）に対しベ
クトル処理が開始される。また、状態保持回路１４はは
バス１７によってデータ送出コントローラ９に指示を送
シ、レジスタセット６にあるデータ（インデックス）を
レジスタセット８へ移動させる処理を開始する。同時に
バス１８によってＩＶＩＳｌｏｏにリクエストが発行さ
れ、インテックスが送られる。
以上によシ、インデックスのデータ関係が独立な場合の
処理は、完全にベクトル演算化され、高速処理が可能で
ある。
処理は、完全にベクトル演算化され、高速処理が可能で
ある。
一方、レジスタセット６内のインデックスｆ−タに依存
関係が検出された場合、１個のインテックスがレジスタ
セット８へ送られ、同時にパス１８を辿してリクエスト
及びインデックスがＭＳｌｏｏへ送られる。
関係が検出された場合、１個のインテックスがレジスタ
セット８へ送られ、同時にパス１８を辿してリクエスト
及びインデックスがＭＳｌｏｏへ送られる。
リクエスタ２．３にはパス１６を通して当該リクエスト
がデータ依存関係検出時のリクエストであることが報告
される。
がデータ依存関係検出時のリクエストであることが報告
される。
状態保持回路１４はリクエスタ１がＭＳｌｏｏからデー
タをレジスタセット６の第１段目のレジスタへ移した直
後、パス１９によってリクエスタ１の動作を抑止する。
タをレジスタセット６の第１段目のレジスタへ移した直
後、パス１９によってリクエスタ１の動作を抑止する。
この抑止によりリクエスタ１内のインチツクステータは
パイプラインの各ステージで保留される。この状態は状
態保持回路１４による解除指示が来るまで続く。レジス
タセット８へ１個のみ送信されたインデックスデータは
該レジスタ８上を順次通過し、ＭＳｌｏｏへ送られる２
、３．５のフェッチリクエスタ及び演算器はＭｓ ｉｏ
ｏ上の配列に対し１賛素のみの演算を行い、結果をスト
アリクエスタ４へ送る。インテックスと演算結果がりク
エスタ４によってＭＳｌｏｏへ格納されたのち、パス２
０を通して状態保持回路１４の保留状態が解除される。
パイプラインの各ステージで保留される。この状態は状
態保持回路１４による解除指示が来るまで続く。レジス
タセット８へ１個のみ送信されたインデックスデータは
該レジスタ８上を順次通過し、ＭＳｌｏｏへ送られる２
、３．５のフェッチリクエスタ及び演算器はＭｓ ｉｏ
ｏ上の配列に対し１賛素のみの演算を行い、結果をスト
アリクエスタ４へ送る。インテックスと演算結果がりク
エスタ４によってＭＳｌｏｏへ格納されたのち、パス２
０を通して状態保持回路１４の保留状態が解除される。
抑止状態が解除された直後、レジスタセラ［６にはイン
テックスデータが全て格納されているので、比較回路１
０．論理和回路１１の結果は有効である。この結果は直
ちに状態保持回路１４へ送られ、独立又は依存関係時の
２動作のいずれかが選択される。
テックスデータが全て格納されているので、比較回路１
０．論理和回路１１の結果は有効である。この結果は直
ちに状態保持回路１４へ送られ、独立又は依存関係時の
２動作のいずれかが選択される。
第２図はレジスタセット６．８内のインデックスの移動
を示したもので、（Ａ）は独立な場合、（Ｂ）は比較回
路１０により依存性が検出された場合を示す。
を示したもので、（Ａ）は独立な場合、（Ｂ）は比較回
路１０により依存性が検出された場合を示す。
インテックスデータかレジスタセット８の最終段レジス
タに至ったとき、レジスタセット６及び８内のデータ関
係が比較回路】２、論理和回路１３によって確定し、独
立か依存のどちらかの関係か状態保持回路１５へ報告さ
れる。独立な関係が報告されたとき、状態保持回路１５
はパス２１によりリクエスタ１、データ送出コントロー
ラ９ヘパイブライン処理継続を指示する。同様にフェッ
チリクエスタ２．３、演算器５及びストアリフニスタ４
へも処理継続が指示される。依存関係が検出されると、
状態保持回路］５はパス２１によってリクエスタｌの動
作を抑止する。またＭＳ１００上の配列へのリクエスト
を行うリクエスタ２．３の動作を停止させ、パイプライ
ン内のデータをキャンセルする。同様にパス２１によっ
てデータ移動指示器９に抑圧指示を与え、レジスタセッ
ト６から８へのインテックス送出を抑止する。この抑止
はレジスタセット８内にあるインデックスに対応する配
列の演算結果がストアリクエスタ４を通過しＭＳｌｏｏ
へ格納されるまで解除されない。比較回路ｌＯ１論理和
回路１１によってレジスタセット６内のインデックスデ
ータに依存関係が検出されたとき、パス２２によって状
態保持回路１５の指示は無効化される。この無効化によ
り、リクエスタ２．３．４、演算器５は動作抑止を受け
なくなるので、レジスタセット６の最終段にあるデータ
を加えたパイプラン処理が継続される。しかしリクエス
タ１は状態保持回路１４により抑止されるので、ＭＳ１
００上の配列に対するベクトル演算処理はレジスタセッ
ト８内にあるインデックスデータのみに限定される。状
態保持回路１５の指示無効化の解除は、レジスタセット
８内の最後のインデックスに対応する演算結果がＩＶＩ
Ｓへ格納された後、状態保持回路１４によって行われる
。
タに至ったとき、レジスタセット６及び８内のデータ関
係が比較回路】２、論理和回路１３によって確定し、独
立か依存のどちらかの関係か状態保持回路１５へ報告さ
れる。独立な関係が報告されたとき、状態保持回路１５
はパス２１によりリクエスタ１、データ送出コントロー
ラ９ヘパイブライン処理継続を指示する。同様にフェッ
チリクエスタ２．３、演算器５及びストアリフニスタ４
へも処理継続が指示される。依存関係が検出されると、
状態保持回路］５はパス２１によってリクエスタｌの動
作を抑止する。またＭＳ１００上の配列へのリクエスト
を行うリクエスタ２．３の動作を停止させ、パイプライ
ン内のデータをキャンセルする。同様にパス２１によっ
てデータ移動指示器９に抑圧指示を与え、レジスタセッ
ト６から８へのインテックス送出を抑止する。この抑止
はレジスタセット８内にあるインデックスに対応する配
列の演算結果がストアリクエスタ４を通過しＭＳｌｏｏ
へ格納されるまで解除されない。比較回路ｌＯ１論理和
回路１１によってレジスタセット６内のインデックスデ
ータに依存関係が検出されたとき、パス２２によって状
態保持回路１５の指示は無効化される。この無効化によ
り、リクエスタ２．３．４、演算器５は動作抑止を受け
なくなるので、レジスタセット６の最終段にあるデータ
を加えたパイプラン処理が継続される。しかしリクエス
タ１は状態保持回路１４により抑止されるので、ＭＳ１
００上の配列に対するベクトル演算処理はレジスタセッ
ト８内にあるインデックスデータのみに限定される。状
態保持回路１５の指示無効化の解除は、レジスタセット
８内の最後のインデックスに対応する演算結果がＩＶＩ
Ｓへ格納された後、状態保持回路１４によって行われる
。
第２図に示されているように、本ベクトル処理装置は、
インデックステータに依存関係があるとき性能の低下を
きたすが、比較回路１０．１２に関連する論理は、この
依存関係によるパイプライン処理の中断による影智を軽
減している。
インデックステータに依存関係があるとき性能の低下を
きたすが、比較回路１０．１２に関連する論理は、この
依存関係によるパイプライン処理の中断による影智を軽
減している。
以上、実施例では、演算対象になる配夕１１はＭ Ｓ上
にあるとしたが、本発明はベクトルレジスタ上のデータ
配列にも同様に適用できることは当然である。
にあるとしたが、本発明はベクトルレジスタ上のデータ
配列にも同様に適用できることは当然である。
以上説明したように、本発明によれは、ベクトル処理装
置に於いて主記憶上などにおかれたインデックスデータ
によって間接的に指示される配列への他の配列の演算処
理を高速に行うことがｂ」能になる。
置に於いて主記憶上などにおかれたインデックスデータ
によって間接的に指示される配列への他の配列の演算処
理を高速に行うことがｂ」能になる。
第１図は本発明にか＼冬ベクトル処理装置の−実施例の
構成図、第２図（Ａ）、（Ｂ）はレジスタセット内の移
動を示す図である。 １．２．３・・・フェッチリクエスタ ４・・ストアリクエスタ ５・・・演算器 ６．７．８・・・レジスタセット ９・・・データ送出コントローラ １０．１２・・・データ比較回路 １１．１３・・・論理和回路 １４．１５・・・比較結果状態保持回路第１図 第２図（Ａ） 第２図（Ｂ）
構成図、第２図（Ａ）、（Ｂ）はレジスタセット内の移
動を示す図である。 １．２．３・・・フェッチリクエスタ ４・・ストアリクエスタ ５・・・演算器 ６．７．８・・・レジスタセット ９・・・データ送出コントローラ １０．１２・・・データ比較回路 １１．１３・・・論理和回路 １４．１５・・・比較結果状態保持回路第１図 第２図（Ａ） 第２図（Ｂ）
Claims (1)
- （１）フェッチリクエスタ、ストアリクエスク及び演算
器等がパイプライン化されているベクトル処理装置にお
いて、記憶手段上のデータ（以下、インテックスという
）によって間接的にアドレス付された該記憶手段上の配
列を式の両辺に持つ演算の尚速処理を目的として、演算
に先立って前記記憶手段上のインテックスをロードする
レジスタ群と、該レジスタ群の内容を比較して相互の独
立／依存関係を判定する手段と、前記インデックスの相
互の独立／依存関係によシ、前記パイプライン化された
ツイツチリクエスタ、ストアリクエスタ演算器等の動作
を制御する手段を有することを和徴とするベクトル処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039783A JPS59176874A (ja) | 1983-03-28 | 1983-03-28 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039783A JPS59176874A (ja) | 1983-03-28 | 1983-03-28 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59176874A true JPS59176874A (ja) | 1984-10-06 |
Family
ID=12857738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039783A Pending JPS59176874A (ja) | 1983-03-28 | 1983-03-28 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967350A (en) * | 1987-09-03 | 1990-10-30 | Director General Of Agency Of Industrial Science And Technology | Pipelined vector processor for executing recursive instructions |
-
1983
- 1983-03-28 JP JP5039783A patent/JPS59176874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967350A (en) * | 1987-09-03 | 1990-10-30 | Director General Of Agency Of Industrial Science And Technology | Pipelined vector processor for executing recursive instructions |
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