JPS59167146A - フレ−ム同期信号検出方式 - Google Patents
フレ−ム同期信号検出方式Info
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- JPS59167146A JPS59167146A JP57194465A JP19446582A JPS59167146A JP S59167146 A JPS59167146 A JP S59167146A JP 57194465 A JP57194465 A JP 57194465A JP 19446582 A JP19446582 A JP 19446582A JP S59167146 A JPS59167146 A JP S59167146A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- synchronization
- rom
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、伝送されているシリアルな高速ディジタル
信号のフレーム同期信号を検出する際に適用されるフレ
ーム同期信号検出方式に関するものである。
信号のフレーム同期信号を検出する際に適用されるフレ
ーム同期信号検出方式に関するものである。
従来のフレーム同期信号検出方式としては、フレーム同
期信号を含むディジタル入力信号中から、フレーム同期
信号のパターンと一致する信号部分を捕え、次の１フレ
ームにおいても同一箇所に７レ一ム同期信号のパターン
と一致する信号部分が到来することを条件とＬ７、この
信号部分をフレーム同期信号と見做し、もし、この条件
が整わないときには、再び上記ディジタル入力信号中か
ら、フレーム同期信号のパターンと一致する信号部分を
探し、前述と同様の動作を繰シ返し、フレーム同期信号
と見做された信号部分について更に、複数フレームにわ
たってフレーム同期信号のパターンと一致するか否か調
べ、複数フレームにわたってフレーム同期信号のパター
ンと一致したとき、最終的にフレーム同期信号が検出さ
れたとするものがあった。
期信号を含むディジタル入力信号中から、フレーム同期
信号のパターンと一致する信号部分を捕え、次の１フレ
ームにおいても同一箇所に７レ一ム同期信号のパターン
と一致する信号部分が到来することを条件とＬ７、この
信号部分をフレーム同期信号と見做し、もし、この条件
が整わないときには、再び上記ディジタル入力信号中か
ら、フレーム同期信号のパターンと一致する信号部分を
探し、前述と同様の動作を繰シ返し、フレーム同期信号
と見做された信号部分について更に、複数フレームにわ
たってフレーム同期信号のパターンと一致するか否か調
べ、複数フレームにわたってフレーム同期信号のパター
ンと一致したとき、最終的にフレーム同期信号が検出さ
れたとするものがあった。
この方式を、メモリを使用せずに構成しようとすると、
多数のカウンタが必要となハ回路規模が大きくなる欠点
があった。
多数のカウンタが必要となハ回路規模が大きくなる欠点
があった。
そこで、第１図の様にＲＯＭを使用した回路によりフレ
ーム同期信号検出を行なう方式が登場した。
ーム同期信号検出を行なう方式が登場した。
第１図の回路は、シフトレジスタ１．ＲＯＭ２、ラッチ
３．７レームカウンタ４、セレクタ５から成るものであ
る。シフトレジスタ１の入力端子ＩＮに到来したデータ
は、クロック端子ＣＬＫに与えられる伝送りロックＲＴ
によって７フトされ、６ビツトのパラレルなデータとさ
れてＲＯＭ２のアドレス端子ム〜Ａ、に与えられる。こ
のＲＯＭ２の出力端子Ｄ０〜Ｄ、から出力されるデータ
は、ラッチ３に取シ込まれる。ラッチ３の出力中、ＲＯ
Ｍ２の出力端子Ｄ０．Ｄ１に対応するデータは、各々Ｒ
ＯＭ２のアドレス端子Ａ７ ＊ Ａｌｌに与えられ、Ｒ
ＯＭ２の出力端子Ｄ２に対応するデータは、７レームカ
ウンタ４のリセット端子ＲＥＳＥＴに与えられ、ＲＯＭ
２の出力端子Ｄ３に対応するデータは、使用されない。
３．７レームカウンタ４、セレクタ５から成るものであ
る。シフトレジスタ１の入力端子ＩＮに到来したデータ
は、クロック端子ＣＬＫに与えられる伝送りロックＲＴ
によって７フトされ、６ビツトのパラレルなデータとさ
れてＲＯＭ２のアドレス端子ム〜Ａ、に与えられる。こ
のＲＯＭ２の出力端子Ｄ０〜Ｄ、から出力されるデータ
は、ラッチ３に取シ込まれる。ラッチ３の出力中、ＲＯ
Ｍ２の出力端子Ｄ０．Ｄ１に対応するデータは、各々Ｒ
ＯＭ２のアドレス端子Ａ７ ＊ Ａｌｌに与えられ、Ｒ
ＯＭ２の出力端子Ｄ２に対応するデータは、７レームカ
ウンタ４のリセット端子ＲＥＳＥＴに与えられ、ＲＯＭ
２の出力端子Ｄ３に対応するデータは、使用されない。
一方、ＲＯＭ２のチップセレクト端子ＣＢ、ラッチ３の
クロック端子ＣＫには、セレクタ５から、伝送りロック
ＲＴ、 又は、７レームカウ／り４の出力端子ＯＵＴか
ら出力される信号が選択されて与えられる。更に、フレ
ームカラ／り４の入力端子ＩＮには、伝送りロックＲＴ
が与えられる。そして、ＲＯＭＺ内には、アドレス端子
へ〇〜Ａ５にフレーム同期信号のパターンと同一の信号
が与えられたときに、出力端子Ｄ２に「１」の信号を出
力して、フレームカウンタ４をリセットするとともに、
セレクタ５から７レームカウンタ４の出力端子ＯＵＴか
ら出力された信号が選択出力されるようにする為のデー
タが格納されている。又、 ＲＯＭ２内のデータは、フ
レーム同期信号が得られている状態から、フレーム同期
信号が得られない状態になっても、直ちに同期検査（）
・ンティング）−この例では出力端子Ｄ２の信号をｒＯ
Ｊとして、セレクタ５の出力を伝送りロックＲＴとし、
アドレス端子Ａ。−Ａ、に、フレーム同期信号と同一の
ノ（ターンを持つ信号の到来を待■動作−となるのでは
なく、数フレームの間は、出力端子Ｄ２に「１」の信号
を出力して、同期状態となるか否か検査する同期保＠（
前方保ｆｉ）をなすように、設定されている。更に、Ｒ
ＯＭ２内のデータは、ハンティング状態においてフレー
ム同期信号のパターンと同一の信号が得られたときに、
直ちに、同期状態と判定するのではなく、出力端子Ｄ２
の出力信号を「１」として数フレーム上記パターンと同
一の信号が得られるか否か検査する同期保護（後方保ｉ
）をなすように、設定されている。
クロック端子ＣＫには、セレクタ５から、伝送りロック
ＲＴ、 又は、７レームカウ／り４の出力端子ＯＵＴか
ら出力される信号が選択されて与えられる。更に、フレ
ームカラ／り４の入力端子ＩＮには、伝送りロックＲＴ
が与えられる。そして、ＲＯＭＺ内には、アドレス端子
へ〇〜Ａ５にフレーム同期信号のパターンと同一の信号
が与えられたときに、出力端子Ｄ２に「１」の信号を出
力して、フレームカウンタ４をリセットするとともに、
セレクタ５から７レームカウンタ４の出力端子ＯＵＴか
ら出力された信号が選択出力されるようにする為のデー
タが格納されている。又、 ＲＯＭ２内のデータは、フ
レーム同期信号が得られている状態から、フレーム同期
信号が得られない状態になっても、直ちに同期検査（）
・ンティング）−この例では出力端子Ｄ２の信号をｒＯ
Ｊとして、セレクタ５の出力を伝送りロックＲＴとし、
アドレス端子Ａ。−Ａ、に、フレーム同期信号と同一の
ノ（ターンを持つ信号の到来を待■動作−となるのでは
なく、数フレームの間は、出力端子Ｄ２に「１」の信号
を出力して、同期状態となるか否か検査する同期保＠（
前方保ｆｉ）をなすように、設定されている。更に、Ｒ
ＯＭ２内のデータは、ハンティング状態においてフレー
ム同期信号のパターンと同一の信号が得られたときに、
直ちに、同期状態と判定するのではなく、出力端子Ｄ２
の出力信号を「１」として数フレーム上記パターンと同
一の信号が得られるか否か検査する同期保護（後方保ｉ
）をなすように、設定されている。
このように構成された第１図に示すフレーム同期信号検
出回路は、入力データが数十Ｍｂｐｓ以上の速度で高速
ディジタル伝送されているシステムにおいては、ＲＯＭ
２の動作時間の限界から、適用できないという欠点があ
った。
出回路は、入力データが数十Ｍｂｐｓ以上の速度で高速
ディジタル伝送されているシステムにおいては、ＲＯＭ
２の動作時間の限界から、適用できないという欠点があ
った。
〔発明の目的〕
本発明は、以上述べた従来のフレーム同期信号検出方式
の欠点に鑑みなされたもので、その目的は、回路構成を
カウンタによる場合程複雑化することなく、かつ、高速
でディジタル伝送されているデータに対しても適用可能
なフレーム同期信号検出方式を提供することである。
の欠点に鑑みなされたもので、その目的は、回路構成を
カウンタによる場合程複雑化することなく、かつ、高速
でディジタル伝送されているデータに対しても適用可能
なフレーム同期信号検出方式を提供することである。
伝送されているシリアルなディジタル信号を取り込みパ
ラレル信号に変換するだめのシフトレジスタと、該シフ
トレジスタの出力信号がアドレス端子の一部に入力され
ると共に、前記シフトレジスタから出力された出力信号
のフレーム同期信号に対するハミング距離に対応する信
号がアドレス端子の残部に入力され、これらのアドレス
に対応して前記ハミング距離に基づくゲータが格納され
たメモリを含む複数の同期判定部と、該同期判定部から
出力されるハンチインク動作を指示する信号で起動する
７レームカウンタとを具備し、前記伝送されているシリ
アルなディジタル信号の伝送りロックを前記同期判定部
の数に対応して分周し、この分周クロックを前記同期判
定部に与えて各同期判定部に異なる信号が取シ込まれる
ようにし、これら同期判定部の少なくとも−から前記ハ
ンチインク動作を指示する信号が出方されたときには、
前記フレームカウンタの出力クロックに基づいて、前記
複数の同期判定部の取シ込み動作を行なうようにした。
ラレル信号に変換するだめのシフトレジスタと、該シフ
トレジスタの出力信号がアドレス端子の一部に入力され
ると共に、前記シフトレジスタから出力された出力信号
のフレーム同期信号に対するハミング距離に対応する信
号がアドレス端子の残部に入力され、これらのアドレス
に対応して前記ハミング距離に基づくゲータが格納され
たメモリを含む複数の同期判定部と、該同期判定部から
出力されるハンチインク動作を指示する信号で起動する
７レームカウンタとを具備し、前記伝送されているシリ
アルなディジタル信号の伝送りロックを前記同期判定部
の数に対応して分周し、この分周クロックを前記同期判
定部に与えて各同期判定部に異なる信号が取シ込まれる
ようにし、これら同期判定部の少なくとも−から前記ハ
ンチインク動作を指示する信号が出方されたときには、
前記フレームカウンタの出力クロックに基づいて、前記
複数の同期判定部の取シ込み動作を行なうようにした。
以下、本発明の実施例を図面を参照して詳しく説明する
。
。
第２図は、本発明の方式を適用したフレーム同期信号検
出回路の一例を示すブロック図である。
出回路の一例を示すブロック図である。
同図において、１１はシフトレジスタを示す。このシフ
トレジスタ１１は、５段の直列人力−並列出力のシフト
レジスタで、シリアルなデータＲＤが１ビツトずつ入力
端子ＩＮに到来すると、伝送りロックＲＴの立上シによ
ってシフトされる。このシフトレジスタ１１の出力信号
は、２個の並列な同期判定部１０ 、１（Ｊ’に夫々入
力される。この同期判定部１０ 、１０’は同一構成な
ので、ここでは、同期判定部１０のみを説明する。同期
判定部１０は、前段ラッチ１２、ＲＯＭ１３、後Ｒ，ラ
ッチ１４から構成される。前段ラッチ１２は、シフトレ
ジスタ１１の出力信号を後述する分局器１８の出力端子
Ｑから出力されるクロックＲＴＩの立上シでラッチする
。前段ラッチ１２の出力信号ＲＤＩは、ＲＯＭ１３のア
ドレス端子Ａ０〜Ａ４に与えられるようになっている。
トレジスタ１１は、５段の直列人力−並列出力のシフト
レジスタで、シリアルなデータＲＤが１ビツトずつ入力
端子ＩＮに到来すると、伝送りロックＲＴの立上シによ
ってシフトされる。このシフトレジスタ１１の出力信号
は、２個の並列な同期判定部１０ 、１（Ｊ’に夫々入
力される。この同期判定部１０ 、１０’は同一構成な
ので、ここでは、同期判定部１０のみを説明する。同期
判定部１０は、前段ラッチ１２、ＲＯＭ１３、後Ｒ，ラ
ッチ１４から構成される。前段ラッチ１２は、シフトレ
ジスタ１１の出力信号を後述する分局器１８の出力端子
Ｑから出力されるクロックＲＴＩの立上シでラッチする
。前段ラッチ１２の出力信号ＲＤＩは、ＲＯＭ１３のア
ドレス端子Ａ０〜Ａ４に与えられるようになっている。
このＲＯＭ１３には、上記出力信号ＲＤＩがフレーム同
期信号のパターンと比べて何ピット異なっているか−即
ち、ハミング距離−に基づいたデータが格納されている
。このＲＯＭ１３の出力端子り。−Ｄ３の出力信号中の
下位３ビツトの信号ＲＯＩが後段ラッチ１４によシ、前
記のクロックＲＴＩの立上υのタイミング、または、後
述の７レームカウンタ１６の出力信号の立上りのタイミ
ングでラッチされる。
期信号のパターンと比べて何ピット異なっているか−即
ち、ハミング距離−に基づいたデータが格納されている
。このＲＯＭ１３の出力端子り。−Ｄ３の出力信号中の
下位３ビツトの信号ＲＯＩが後段ラッチ１４によシ、前
記のクロックＲＴＩの立上υのタイミング、または、後
述の７レームカウンタ１６の出力信号の立上りのタイミ
ングでラッチされる。
この後段ラッチ１４の出力信号中、最上位１ビツトは同
期保護動作を指示する信号としてオアゲート１５に出力
され、残りの下位２ビット中最下位ビットはＲＯＭ１３
のアドレス端子Ａ、に与えられ、他の１ビツトはＲＯＭ
１３のアドレス端子Ａ６に与えられる。
期保護動作を指示する信号としてオアゲート１５に出力
され、残りの下位２ビット中最下位ビットはＲＯＭ１３
のアドレス端子Ａ、に与えられ、他の１ビツトはＲＯＭ
１３のアドレス端子Ａ６に与えられる。
ここで、ＲＯＭ１３のアドレス端子Ａ。−Ａ６に与えら
れるＲＯＭアドレスと、出力端子り。−Ｄ３の出力信号
との関係を次表に示す。
れるＲＯＭアドレスと、出力端子り。−Ｄ３の出力信号
との関係を次表に示す。
この例においては、フレーム同期信号のパターンを１０
１００（１６進で１４）とし、表中のＲＯＭアドレスは
１６進で示しである。
１００（１６進で１４）とし、表中のＲＯＭアドレスは
１６進で示しである。
この表を第３図を参照して説明する。
今、第３図の「同期状態」にあるとすると、ＲＯＭ１３
のアドレス端子Ａ、、Ａ、には共にｒＯＪが与えられて
いる。つまり、光においては、アドレスＯＯ〜ＩＦの領
域にあることを示し、このときには、ハミング距離ＨＭ
が「Ｏ」（表の「１４」）、または、ハミング距離Ｉ（
Ｍが「１」（表の「０４」、ｒｌＯＪ、ｒ１５Ｊ、「１
６」、「ＩＣ」）のとき、「同期状態」であると見做す
ことを示している。即ち、出力端子Ｄ２に「Ｏ」を出力
するとともに、出力端子Ｄユｌ Ｄｏに夫々ｒＯＪ、「
０」を出力して１次に与えられるアドレス（入力データ
）がいかなるものであっても、表中のアドレスＯＯ〜ア
ドレスＩＦＫ留まることを保証している。これに対し、
「同期状態」において、ハミング距離ＨＭが「１」よシ
大（表のアドレス２０〜アドレスＩＦの「上記以外」）
となると、出力端子Ｄ２に「０」を出力しておくことに
よシ直ちに「ハンティング状態」とはならぬものの、出
力端子Ｄ１゜Ｄ、に夫々「Ｏ」、「１」を出力すること
によシ、「前方保護状態」へ移行するようにする。
のアドレス端子Ａ、、Ａ、には共にｒＯＪが与えられて
いる。つまり、光においては、アドレスＯＯ〜ＩＦの領
域にあることを示し、このときには、ハミング距離ＨＭ
が「Ｏ」（表の「１４」）、または、ハミング距離Ｉ（
Ｍが「１」（表の「０４」、ｒｌＯＪ、ｒ１５Ｊ、「１
６」、「ＩＣ」）のとき、「同期状態」であると見做す
ことを示している。即ち、出力端子Ｄ２に「Ｏ」を出力
するとともに、出力端子Ｄユｌ Ｄｏに夫々ｒＯＪ、「
０」を出力して１次に与えられるアドレス（入力データ
）がいかなるものであっても、表中のアドレスＯＯ〜ア
ドレスＩＦＫ留まることを保証している。これに対し、
「同期状態」において、ハミング距離ＨＭが「１」よシ
大（表のアドレス２０〜アドレスＩＦの「上記以外」）
となると、出力端子Ｄ２に「０」を出力しておくことに
よシ直ちに「ハンティング状態」とはならぬものの、出
力端子Ｄ１゜Ｄ、に夫々「Ｏ」、「１」を出力すること
によシ、「前方保護状態」へ移行するようにする。
次の「前方保護状態」では、ＲＯＭ１３のアドレス端子
Ａ６．Ａ５に、夫々「０」、「１」が与えられる。つま
シ、表においては、アドレス２０〜アドレス３Ｆの領域
にあることを示し、このときには、ハミング距離ＨＭが
「０」（表のｒ３４Ｊ）のとき、「同期状態」へ戻り、
ハミング距離ＨＭが「１」（表の「２４」、「３０」、
「３５ハ「３６ハ 「３Ｃ」）のとき、「前方保護状態
」に留まる。即ち、出力端子Ｄ２Ｋ「０」を出力すると
ともに、出力端子Ｄ１．Ｄｏに夫々「０」、「１」を出
力し、上記のようにハミング距離ＨＭが「１」の入力デ
ータに対しては、表中のアドレス２０〜アドレス３Ｆに
留まるようにしている。「前カ保腺状態」において、ハ
ミング距ＭＨＭが「２」以−ヒ（表のアドレス２０〜ア
ドレス３Ｆの「上記以外」）となると、出力端子Ｄ２に
「ｌ」を出力して「ハンティング状態」へ移行するよう
にし、出力端子り、、Ｄｏに夫々「１」、ｒＯＪを出力
し、表中のアドレス４０〜アドレス５Ｆへのアドレス指
定を行う。
Ａ６．Ａ５に、夫々「０」、「１」が与えられる。つま
シ、表においては、アドレス２０〜アドレス３Ｆの領域
にあることを示し、このときには、ハミング距離ＨＭが
「０」（表のｒ３４Ｊ）のとき、「同期状態」へ戻り、
ハミング距離ＨＭが「１」（表の「２４」、「３０」、
「３５ハ「３６ハ 「３Ｃ」）のとき、「前方保護状態
」に留まる。即ち、出力端子Ｄ２Ｋ「０」を出力すると
ともに、出力端子Ｄ１．Ｄｏに夫々「０」、「１」を出
力し、上記のようにハミング距離ＨＭが「１」の入力デ
ータに対しては、表中のアドレス２０〜アドレス３Ｆに
留まるようにしている。「前カ保腺状態」において、ハ
ミング距ＭＨＭが「２」以−ヒ（表のアドレス２０〜ア
ドレス３Ｆの「上記以外」）となると、出力端子Ｄ２に
「ｌ」を出力して「ハンティング状態」へ移行するよう
にし、出力端子り、、Ｄｏに夫々「１」、ｒＯＪを出力
し、表中のアドレス４０〜アドレス５Ｆへのアドレス指
定を行う。
次の「ハンティング状態」では、ＲＯＭ１３のアドレス
端子Ａｓ 、Ａｓ Ｉｃ、夫／ｒｒｌ Ｊ、ｒＯＪが与
えられる。つま９、表においては、アドレス４０〜アド
レス５Ｆの領域にあることを示し、このときには、ハミ
ング距離ＨＭが「０」よシ大（表のアドレス４０〜アド
レス５Ｆの「上記以外」）のときには、「ハンティング
状態」Ｋ留まる。即ち、出力端子Ｄ２にｒｌ」を出力す
るとともに、出方端子１）、 、 Ｄｏに、夫々「１ハ
「ｏ」を出方し、表中のアドレス４０〜アドレス５Ｆに
留まるようにする。更に、「ハンティング状態」におい
て、ハミング距離ＨＭが「０」（表中の「５４」）とな
ると、出力端子Ｄ２へ「０」を出力するとともに１出力
端子Ｄ１． Ｄｏへ共Ｋ「１」を出力して、「後方保護
状態」へ移行するよう圧する。
端子Ａｓ 、Ａｓ Ｉｃ、夫／ｒｒｌ Ｊ、ｒＯＪが与
えられる。つま９、表においては、アドレス４０〜アド
レス５Ｆの領域にあることを示し、このときには、ハミ
ング距離ＨＭが「０」よシ大（表のアドレス４０〜アド
レス５Ｆの「上記以外」）のときには、「ハンティング
状態」Ｋ留まる。即ち、出力端子Ｄ２にｒｌ」を出力す
るとともに、出方端子１）、 、 Ｄｏに、夫々「１ハ
「ｏ」を出方し、表中のアドレス４０〜アドレス５Ｆに
留まるようにする。更に、「ハンティング状態」におい
て、ハミング距離ＨＭが「０」（表中の「５４」）とな
ると、出力端子Ｄ２へ「０」を出力するとともに１出力
端子Ｄ１． Ｄｏへ共Ｋ「１」を出力して、「後方保護
状態」へ移行するよう圧する。
次の「後方保護状態」では、’ＲＯＭ１３のアドレス端
子Ａ、 、 Ａ、に共に「１」が与えられる。っまシ、
表においては、アドレス６０〜アドレス７Ｆの領域にあ
ることを示し、このときＫは、ハミング距離ＨＭがｒＯ
Ｊよシ太（表のアドレス６０〜アドレス７Ｆの「上記以
外」）となると、「ハンティング状態」へ戻る。即ち、
出力端子Ｄ２へ「１」を出力し、出力端子り、 、 Ｄ
ｏへ夫々「１」、「Ｏ」を出力して、表中のアドレス４
０〜アドレス５Ｆへ移行させるようにする。更に１ 「
後方保護状態」において、ハミング距離ＨＭが「Ｏ」（
表中の「７４」）となると、出力端子Ｄ２ＫｒＯＪを出
力するとともに、両出力端子り、 、 Ｄｏに「０」を
出力して「同期状態」へ移行させるようＫする。
子Ａ、 、 Ａ、に共に「１」が与えられる。っまシ、
表においては、アドレス６０〜アドレス７Ｆの領域にあ
ることを示し、このときＫは、ハミング距離ＨＭがｒＯ
Ｊよシ太（表のアドレス６０〜アドレス７Ｆの「上記以
外」）となると、「ハンティング状態」へ戻る。即ち、
出力端子Ｄ２へ「１」を出力し、出力端子り、 、 Ｄ
ｏへ夫々「１」、「Ｏ」を出力して、表中のアドレス４
０〜アドレス５Ｆへ移行させるようにする。更に１ 「
後方保護状態」において、ハミング距離ＨＭが「Ｏ」（
表中の「７４」）となると、出力端子Ｄ２ＫｒＯＪを出
力するとともに、両出力端子り、 、 Ｄｏに「０」を
出力して「同期状態」へ移行させるようＫする。
以上のようなデータが格納されたＲＯＭ１３を有する同
期判定部１０の出力信号はオアゲー）１５を介して、フ
レームカウンタ１６のリセット端子ＲＫ与えられる。ま
た、このフレームカウンタ１６は、伝送りロックＲＴを
入力端子ＩＮに与えられて、伝送りロックＲＴが１フレ
一ム分の個数与えられたとき、出力端子ＯＵＴからパル
スを出力する。
期判定部１０の出力信号はオアゲー）１５を介して、フ
レームカウンタ１６のリセット端子ＲＫ与えられる。ま
た、このフレームカウンタ１６は、伝送りロックＲＴを
入力端子ＩＮに与えられて、伝送りロックＲＴが１フレ
一ム分の個数与えられたとき、出力端子ＯＵＴからパル
スを出力する。
また、分周器１８は、同期判定部１０ 、１０’に対応
して（２個あることに対応して）、伝送りロックＲＴを
１／２分周するよう釦なっている。つまり、分周器１８
のクロック端子ＣＫには伝送りロックＲＴが与えられ、
出力端子Ｑの信号が入力端子りへ与えられるようになっ
ている。そして、分局器１８の出力端子Ｑの出力信号で
あるクロックＲＴＩは、前段ラッチ１２のクロック端子
ＣＫへ与えられていて、分局器１８の出力端子Ｑの出力
信号であるクロックＲＴ２は、前段ランチ１２′のクロ
ック端子ＣＫへ与えられている。更に、クロックＲＴＩ
、ＲＴ２と、フレームカウンタ】６の出力信号とは、セ
レクタ】７に与えられていて、セレクタ１７にオアゲー
ト１５から同期保護動作を指示する信号がｒＨＪとして
与えられると、セレクタ１７からは、フレームカウンタ
１６の出力信号が、セレクタ１７の出力信号ＲＣＩ 、
ＲＣ２となって出力−され、同期保護動作を指示する信
号がｒＬＪとして与えられると、セレクタ１７からは、
クロックＲＴＩが出力信号ＲＣＩとなって出力され、ク
ロックＲＴ２が出力信号ＲＣ２となって出力される。
して（２個あることに対応して）、伝送りロックＲＴを
１／２分周するよう釦なっている。つまり、分周器１８
のクロック端子ＣＫには伝送りロックＲＴが与えられ、
出力端子Ｑの信号が入力端子りへ与えられるようになっ
ている。そして、分局器１８の出力端子Ｑの出力信号で
あるクロックＲＴＩは、前段ラッチ１２のクロック端子
ＣＫへ与えられていて、分局器１８の出力端子Ｑの出力
信号であるクロックＲＴ２は、前段ランチ１２′のクロ
ック端子ＣＫへ与えられている。更に、クロックＲＴＩ
、ＲＴ２と、フレームカウンタ】６の出力信号とは、セ
レクタ】７に与えられていて、セレクタ１７にオアゲー
ト１５から同期保護動作を指示する信号がｒＨＪとして
与えられると、セレクタ１７からは、フレームカウンタ
１６の出力信号が、セレクタ１７の出力信号ＲＣＩ 、
ＲＣ２となって出力−され、同期保護動作を指示する信
号がｒＬＪとして与えられると、セレクタ１７からは、
クロックＲＴＩが出力信号ＲＣＩとなって出力され、ク
ロックＲＴ２が出力信号ＲＣ２となって出力される。
以上のように構成されたフレーム同期信号検出回路にお
いて、第４図に示すように、入力データＲＤが３２ Ｍ
ｂｐｓの速度を持ち、時間ｔ１が約３ｉｎｓであるよ
うな場合について説明する。
いて、第４図に示すように、入力データＲＤが３２ Ｍ
ｂｐｓの速度を持ち、時間ｔ１が約３ｉｎｓであるよ
うな場合について説明する。
先ず、「同期状態」となっていないから、オアゲート１
５から出力される信号はｒＬＪであり、従って、セレク
タ１７からは、分局器１８の出力であるクロックＲＴＩ
、Ｒ’ｌ’２が、出力信号ＲＣＩ、ＲＣ２として後段ラ
ッチ１４，１４’のクロブ端子Ｃｉ＜に与えられる。こ
のような動作をしているときに、クロックＲＴＩ、ＲＴ
２の立上シで動作する前段ラッチ１２ 、１２’は、Ｒ
ＯＭ’１３−１３’の動作速度が５０ｎｓであるとすれ
ば、第４図の時間ｔ１が約５０ｎｓを十分に保証できる
速度であることがわかる。
５から出力される信号はｒＬＪであり、従って、セレク
タ１７からは、分局器１８の出力であるクロックＲＴＩ
、Ｒ’ｌ’２が、出力信号ＲＣＩ、ＲＣ２として後段ラ
ッチ１４，１４’のクロブ端子Ｃｉ＜に与えられる。こ
のような動作をしているときに、クロックＲＴＩ、ＲＴ
２の立上シで動作する前段ラッチ１２ 、１２’は、Ｒ
ＯＭ’１３−１３’の動作速度が５０ｎｓであるとすれ
ば、第４図の時間ｔ１が約５０ｎｓを十分に保証できる
速度であることがわかる。
次に、セレクタ１７の出力信号ＲＣＩのＰＵＬＳＥＩの
立ち上がシのタイミングで、フレーム同期信号（パター
ンは前述のように１０１００）がＲＯＭ１３に与えられ
たとすると、後段ラッチ１４の、ＲＯＭ１３の出力端子
Ｄ２に対応する信号である同期保護動作を指示する信号
Ｈ１はｒＬ」レベル（ｒＯＪ）とされて出力される。こ
のため、オアゲート１５の出力信号はｒＩ（Ｊとなシ、
セレクタ１７が７レームカウンタ１６の出力信号を選択
するようになるとともに、フレームカウンタ１６が伝送
りロックＲＴによって１フレ一ム分のカウントを開始す
る。そして、ｌフレーム分のカウントにより、フレーム
カウンタ１６からパルスが出力され、セレクタ１７の出
力ＲＣＩにおい−（ＰＵＬＳＥ２とされるが、こ（ＤＰ
ＵＬＳＥ２の立上シで後段ラッチ１４がＲＯＭ１３の出
力をラッチする。このときＫは、ＲＯＭ１３のアドレス
Ａ６゜戊に共に「１」が与えられていて、「後方保護状
態」と全っているので、λカされたデータに対するハミ
ング距離ＨＭＫ応じて、以下「同期状態」か「ハンティ
ング状態」かへ移行するのである。
立ち上がシのタイミングで、フレーム同期信号（パター
ンは前述のように１０１００）がＲＯＭ１３に与えられ
たとすると、後段ラッチ１４の、ＲＯＭ１３の出力端子
Ｄ２に対応する信号である同期保護動作を指示する信号
Ｈ１はｒＬ」レベル（ｒＯＪ）とされて出力される。こ
のため、オアゲート１５の出力信号はｒＩ（Ｊとなシ、
セレクタ１７が７レームカウンタ１６の出力信号を選択
するようになるとともに、フレームカウンタ１６が伝送
りロックＲＴによって１フレ一ム分のカウントを開始す
る。そして、ｌフレーム分のカウントにより、フレーム
カウンタ１６からパルスが出力され、セレクタ１７の出
力ＲＣＩにおい−（ＰＵＬＳＥ２とされるが、こ（ＤＰ
ＵＬＳＥ２の立上シで後段ラッチ１４がＲＯＭ１３の出
力をラッチする。このときＫは、ＲＯＭ１３のアドレス
Ａ６゜戊に共に「１」が与えられていて、「後方保護状
態」と全っているので、λカされたデータに対するハミ
ング距離ＨＭＫ応じて、以下「同期状態」か「ハンティ
ング状態」かへ移行するのである。
即ち、ハミング距離ＫＭが「ｏ」であれば、出力端子Ｄ
２．Ｄ１．Ｄｏからは全てｒＯＪの信号が出力されるの
で、ＲＯＭ１３のアドレス１４ 子Ａａ 、Ａｓに共に
ｒＯＪが与えられ、「同期状態」へ移行され、オアゲー
目５ＫｒＬＪレベルの信号が与えられることによって、
再びフレームカウンタ１６がリセットされ、ｌフレーム
分のカウントを開始し、セレクタ１７はフレームカウン
タ拓の出方信号を選択する。
２．Ｄ１．Ｄｏからは全てｒＯＪの信号が出力されるの
で、ＲＯＭ１３のアドレス１４ 子Ａａ 、Ａｓに共に
ｒＯＪが与えられ、「同期状態」へ移行され、オアゲー
目５ＫｒＬＪレベルの信号が与えられることによって、
再びフレームカウンタ１６がリセットされ、ｌフレーム
分のカウントを開始し、セレクタ１７はフレームカウン
タ拓の出方信号を選択する。
もし、ハミング距１１１［［Ｍが「１」以上であれば、
ＲＯＭｌ３の出力端子り、、Ｄ□ＩＤ、がらは夫々「１
」、１゛１」、ｒＯＪが出力されるｏ−ｃ’、ＲＯＭ１
３１７）７ドレス端子Ａ６． Ａ、には夫々「１」、「
ｏ」が与えられ、オアゲート１５には「１」が与えられ
る。
ＲＯＭｌ３の出力端子り、、Ｄ□ＩＤ、がらは夫々「１
」、１゛１」、ｒＯＪが出力されるｏ−ｃ’、ＲＯＭ１
３１７）７ドレス端子Ａ６． Ａ、には夫々「１」、「
ｏ」が与えられ、オアゲート１５には「１」が与えられ
る。
従って、オアゲート１５からはｒ’ Ｌ Ｊの信号が出
力され、セレクタ１７が、分周器１８の出力信号を選択
するようになるから、フレーム同期信号検出回路は、「
ハンティング状態」となシ、フレーム同期信号のパター
ンと同一のパターンを有する信号のハンティングを続け
る。
力され、セレクタ１７が、分周器１８の出力信号を選択
するようになるから、フレーム同期信号検出回路は、「
ハンティング状態」となシ、フレーム同期信号のパター
ンと同一のパターンを有する信号のハンティングを続け
る。
以上説明したように、本発明によれば、高速なディジタ
ル信号であっても、メモリを有する同期判定部を複数備
え、この数に応じて分周したクロックＶこて回路を動作
させることにょシ、確実な検出が可能である。
ル信号であっても、メモリを有する同期判定部を複数備
え、この数に応じて分周したクロックＶこて回路を動作
させることにょシ、確実な検出が可能である。
また、カウンタを用いて１ビツト毎にフレーム同期信号
の検出を行う方式に比べ構成が簡単である。しかも、近
年のＬＳＩ化技術に伴い、メモリの容量の大小がハード
ウェアの増大につながらなくなった今日では、本発明の
方式は、回路の標準化、ＬＳＩ化が行い易いことと相俟
って、小型化にも適している。
の検出を行う方式に比べ構成が簡単である。しかも、近
年のＬＳＩ化技術に伴い、メモリの容量の大小がハード
ウェアの増大につながらなくなった今日では、本発明の
方式は、回路の標準化、ＬＳＩ化が行い易いことと相俟
って、小型化にも適している。
纂１図は従来のフレーム同期信号検出方式を用いた回路
のブロック図、第２図は本発明のフレーム同期信号検出
方式を用いた回路のブロック図、第３図は第２図に用い
られたメモリ内のデータのアルゴリズムを説明するため
の図、第４図は第３図のフレーム同期信号検出回路を説
明するためのタイミングチャートである。 １０ 、 ｌ（１’・・・同期判定部 １１・・・シフトレジスタ １２ 、１２’・・・前段ラッチ １３ 、１３４・・ＲＯＭ １４ 、１４’・・・後段ラッチ １５・・・オアゲート １６・・・フレームカウンタ Ｊ７・・・セレクタ １８・・・分周器 代理人 弁理士 本 １） 崇第１図
のブロック図、第２図は本発明のフレーム同期信号検出
方式を用いた回路のブロック図、第３図は第２図に用い
られたメモリ内のデータのアルゴリズムを説明するため
の図、第４図は第３図のフレーム同期信号検出回路を説
明するためのタイミングチャートである。 １０ 、 ｌ（１’・・・同期判定部 １１・・・シフトレジスタ １２ 、１２’・・・前段ラッチ １３ 、１３４・・ＲＯＭ １４ 、１４’・・・後段ラッチ １５・・・オアゲート １６・・・フレームカウンタ Ｊ７・・・セレクタ １８・・・分周器 代理人 弁理士 本 １） 崇第１図
Claims (2)
- （１）伝送されたシリアルカディジタル信号を取り込み
パラレル信号に変換するためのシフトレジスタと、 該シフトレジスタの出力信号がアドレス端子の一部に入
力されると共に、前記シフトレジスタから出力された出
力信号のフレーム同期信号に対するハミング距離に対応
する信号が前記アドレス端子の残部に入力され、これら
のアドレスに対応して前記ハミング距離に基づくデータ
が格納されたメモリを含む複数の同期判定部と、該同期
判定部から出力される同期保護動作を指示する信号で起
動するフレームカウンタとを具備し、 前記伝送されたシリアルなディジタル信号の伝送りロッ
クを前記同期判定部の数に対応して分周し、この分周ク
ロックを前記同期判定部に与えて各同期判定部に異なる
信号が取シ込まれるようにし、これら同期判定部の少な
くとも−から前記同期保護動作を指示する信号が出力さ
れたときには、前記７レームカウンタの出力クロックに
基づいて、前記複数の同期判定部の取シ込み動作を行な
うようにしたことを特徴とするフレーム同期信号検出方
式、 - （２） 同期判定部は、常に分周されたクロックに基
づき動作する前段ランチと、該前段ラッチの出力がアド
レス端子の一部へ入力されたＲＯＭと、該ＲＯＭの出力
を前記分周クロックまたはフレームカウンタの出力クロ
ックに基づいて取り込み、出力の１ビツトを７レームカ
ウンタに与え、残りビットを前記ＲＯＭのアドレス端子
の残部に与える後段ラッチとからなることを特徴とする
特許請求の範囲第（１）項記載のフレーム同期信号検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194465A JPS59167146A (ja) | 1982-11-04 | 1982-11-04 | フレ−ム同期信号検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194465A JPS59167146A (ja) | 1982-11-04 | 1982-11-04 | フレ−ム同期信号検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167146A true JPS59167146A (ja) | 1984-09-20 |
Family
ID=16325007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194465A Pending JPS59167146A (ja) | 1982-11-04 | 1982-11-04 | フレ−ム同期信号検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240726A (ja) * | 1985-04-17 | 1986-10-27 | Nec Corp | メモリ回路装置 |
| JPS6284635A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | フレ−ム同期回路 |
| JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
-
1982
- 1982-11-04 JP JP57194465A patent/JPS59167146A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240726A (ja) * | 1985-04-17 | 1986-10-27 | Nec Corp | メモリ回路装置 |
| JPS6284635A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | フレ−ム同期回路 |
| JPS63100837A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | フレ−ム信号同期検出回路 |
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