JPS5916359B2 - レンソウチヨゾウソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果トランジスタとこれに直列に接続され
たキャパシタとから構成された連想貯蔵装置に係る。

ディジタル・データを貯える非連想貯蔵装置に５ おい
ては、データ・ワードは貯蔵セルのアドレスを指定する
ことによつてアドレスされるのに対して、ディジタル・
データを貯える連想貯蔵装置においては、データ・ワー
ドは少なくともキー ・ワードの一部及びワード内容を
指定することによつｊ０てアドレスされるという点にお
いて、連想貯蔵装置は非連想貯蔵装置と異なる。

この種の連想貯蔵装置の概要は例えば、に、Ｓｔｅｉｎ
ｂｕｃｈによる゛ＴａｓｃｈｅｎｂｕｃｈｄｅｒＮａｃ
ｈｒｉｃｈｔｅｎｖｅｒａｒ−ｂｅｉｔｕｎｇ’’の第
６５３頁に記述されている。通ｊ５常の連想貯蔵装置に
おいては、検索ワードが貯蔵装置内のキー ・ワードの
諸ビット位置に対応する入力レジスタの諸ビット位置に
置かれ、その後に検索ワードはキー・ワードと並列又は
直列に比較される。夫々のビット位置毎に検索ワードと
対応■０ するデータ・ワードはマークされ、その後に
１つずつ出力レジスタヘ読出される。連想貯蔵装置にお
いては、比較動作に直接につなげられるいわゆる検索動
作が遂行される場合、連想貯蔵セルは一般に、貯蔵され
た内容に悪影響を与える又は破壊■５ することなしに
検索動作を可能すべきである。この目的に適しており、
３つの安定状態をとりうる貯蔵セルは英国特許第１１２
７２７０号に開示されている。しかしながら、この貯蔵
セルは多数の構成要素を必要とし、従つて一般には実用
向きでない。貯蔵セルに必要な構成素子数を減少させる
１つの技法はダブルーエミツタ・トランジスタと直接に
交差接続されている少なくとも１つのシングルーエミツ
タ・トランジスタから成る連想貯蔵セルを開示するＤＯ
Ｓ２Ｏ５７ｌ２４号に示されている。この貯蔵セルはシ
ングルーエミツタ・トランジスタが導通しているときい
わゆるＸ状態へセツトされる。ＤＯＳ２Ｏ５７ｌ２４号
は更に、直接に交差接続された２個のダブルーエミツタ
・トランジスタから成る連想貯蔵セルを開示している。
しかしながら、この連想貯蔵セルを構成する概念は又、
実際に用いるのには精巧過ぎる。これに加えて、これら
の貯蔵セルは、検索動作中の一致信号が相当なノイズの
影響を受け易く、従つて読出回路に対する要求が過度に
なるという欠点を有する。これに対してＤＯＳ２ｌ５５
９８３号はどのようなダブルーエミツタ構造もとらず、
そして１個の交差接続されたトランジスタのベースがコ
レクタ及びベースを夫々ワード検索線及び検索読出線へ
接続したトランジスタのエミツタ（他のトランジスタが
このエミツタへ接続されている。

）へ接続されているという点で特徴付けられる他の連想
貯蔵セルを開示している。しかしながら、この貯蔵セル
も又連想貯蔵装置に実際に用いるのにはあまりにも多く
の構成素子を必要とする。非連想貯蔵装置即ちＸ−Ｙア
ドレスによつてアドレスされる貯蔵装置においては、い
わゆる１つのキヤパシタと１つのＦＥＴとから成る貯蔵
セルは集積化するのに極めて僅かのスペースを必要とす
るだけであるという理由により一般に使用されている。

この貯蔵セルは独国特許１７７４４８２号（特公昭４８
−１３２５２号）に開示されている。この特許によれば
、各々の貯蔵セルは１個の電界効果トランジスタと、該
トランジスタのドレインとアースとの間に接続された１
個のキヤパシタから成る。ゲート電極はワード線へ接続
され、ソース端子はビツト線へ接続され、そしてキヤリ
ヤ輸送層端子は基準電圧源へ接続されている。上記ビツ
ト線は読出中感知線として用いられる。この貯蔵セルは
集積化するのに極めて僅かのスペースを必要とするだけ
でよく、キヤパシタの電荷が減少するという理由のため
に必要な貯蔵内容の再生にもかかわらず読出一書込サイ
クルは１２０ナノ秒の範囲にあるという利点を有する。
本発明の目的は電界効果トランジスタとこれに直列に接
続されたキヤパシタから成る公知の貯蔵セルで達成され
るところの、スペースが少なくてよいということが連想
貯蔵装置においても維持される如き方式でキヤパシタを
直列に接続した電界効果トランジスタから成る複数の貯
蔵セルを含む連想貯蔵装置を提供するにある。

本発明は連想貯蔵装置として用いられる場合に容量素子
一単一ＦＥＴ貯蔵セルが現有する貯蔵に関する水準が修
正される必要はなく（該セルは元来本発明の目的のため
に意図されていなかつた。

）上記の利点をすべて有する。これに加えて、このよう
にして得られる貯蔵セルの寸法はこの形式の貯蔵セルに
対して従来適当と考えられていた寸法よりも小さい。第
１図に示される回路は各々１個のキヤパシタと直列にな
つている集積化された２個の電界効果トランジスタから
成る貯蔵セルを複数個有する貯蔵装置の一部を示す。

この貯蔵装置の連想貯蔵動作に対して、２個の電界効果
トランジスタが１個の貯蔵セルを構成する即ち２個のト
ランジスタは関連せるキヤパシタと一緒になつて１又は
Ｏを貯える。回路図から判るように、ワード線ＷＬ（１
）は貯蔵装置を構成する横列内の各々の電界効果トラン
ジスタの１つの電極と接続されている。このワード線Ｗ
Ｌ（１）の右端に、それ自身では公知であり従つて図示
しないラツチ機能を有する感知増幅器が配置されており
、この回路によつて感知された情報は増幅され、然る後
にラツチ若しくは貯えられる。第１図の回路の連想貯蔵
動作に対して、１つのビツト位置ｊ毎に２本の諮問線Ｑ
Ｏ及びｑが設けられている。従つて、第１Ａ図の左側の
２個の電界効果トランジスタが１つの貯蔵セルを構成し
、右側の２個のトランジスタがビツト位置（ｊ＋１）の
ための他の貯蔵セルを構成する。ビツト位置ｊの左側の
電界効果トランジスタＴ１とキヤパシタＣとの接続点に
８ボルトが発生し、同一のビツト位置の右側の電界効果
トランジスタＴ２とキヤパシタＣとの接続点にＯボルト
が発生する状態においてこの貯蔵セルは２進のＯを含む
ものとする。ビツト位置（ｊ＋１）の２個のトランジス
タの各接続点に上記とは逆の電圧が発生する即ち０ボル
トが左側の電界効果トランジスタの接続点に発生し８ボ
ルトが右側の電界効果トランジスタの接続点に発生する
とすれば、これは１が貯えられていることに対応する。
従つて検索及び読出中貯えられている情報を破壊させず
貯えておくために、第１Ａ図の回路は２個のトランジス
タを必要とする。諮問線ＱＯ及びＱ１による各々の検索
動作の前に、ワード線ＷＬ（１）は中間電圧Ｖｎ（実施
例では約４ボルト）を供給される。

この値は貯えられた１に対してキヤパシタに与えられた
最小電圧に対応する電圧Ｖｃｍｉｎの半分の値に等しい
。１つのビツト位置におけるキー・ワード若しくは同定
ワードのＯ又は１による検索動作毎に、対応する諮問線
ＱＯ若しくはＱ１が電圧ＶＯのパルスを供給される。

１が貯えられており且つ諮問ビツトがＯであるか又は、
０が貯えられており且つ諮問ビツトが１であるならばそ
のときにのみ、セルに関連せる２つの電界効果トランジ
スタの内の１つが導通し、ワード線を放電させる。

これによつて生ずるワード線ＷＬ（１）の電圧降下は諮
問されたワードがこのビツト位置においてキー・ワード
若しくは同定ワードと一致しないということを示す。こ
れとは異なつて、貯えられているワード即ち問い合わせ
られるべきワードがキー・ワード若しくは同定ワードと
一致する場合には、それに関連せるワード線ＷＬ（１）
では電圧降下は生じない。上述したが図示してない感知
増幅器が、ワード線の電圧が降下したか降下しなかつた
かということを検出し、これに応答して関連せるラツチ
回路をセツトする。第１Ｂ図及び第１Ｃ図に示されるよ
うに、１０゛又は６１”を諮関するためにＯボルトから
Ｖｎボルト（４ボルト）まで変化するパルスが諮問線Ｑ
Ｏ又はＱ１へ供給される。小さなＸ及び矢印は諮問中に
おけるトランジスタの状態を示している。小さなＸはト
ランジスタのオフ状態を示し、そして矢印はワード線の
放電を示す即ち電流が対応する電界効果トランジスタを
経てキヤパシタへ流れる。検索後に、貯蔵セルの諮問さ
れた片側半分のキヤパシタの検索前の電荷が回復されね
ばならない。

これはビツト位置毎に２サイクルで達成される。１つの
サイクルにおいて貯えられている内容がそのセルの諮問
されなかつた片側半分から読出され、もう１つのサイク
ルにおいてその情報がそのセルに再書込される。

Ｂ個のビツト位置（即ち２Ｂ個のＦＥＴトランジスタ及
び２Ｂ個のキヤパシタ）から成るワードをＷ個有する連
想貯蔵装置において、情報を再書込するのに２Ｂサイク
ルが必要とされる。この時間を半分にするために、貯蔵
セルの他の実施例が第２Ａ乃至第２Ｃ図に示されている
。

第２図の回路は第１図と同様、連想貯蔵装置のビツト位
置毎に２個のトランジスタを使用するが、第２Ａ乃至第
２Ｃ図の貯蔵装置はビツト位置毎に３本の諮問用垂直線
Ｂ，Ｑ及びＰを含む。線Ｂはセルの左半分を読出し書込
むのに使用され、線Ｑはセルの右半分を諮関し、読出し
、そして再書込するのに使用され、線Ｐはパルスを与え
るのに使用される。第１図に対比して、同じ電圧例えば
“Ｏ゛に対してはＯボルト及び６１゛に対しては８ボル
トが貯蔵セルの２つの半分の各接続点に生じさせられる
。通常、線Ｂ，Ｑ及びＰは０ボルトのレベルにある。

諮間の前に、対応するワード線はＶＯボルト（実施例で
は４ボルト、第２Ｂ及び第２Ｃ図参照）のパルスを与え
られる。諮問中、線Ｑは１．５Ｖｎ（実施例では６ボル
ト）のパルスを与えられる。線Ｐは、キー若しくは同定
ワードのビツトがＯであるならば、＋ｎ（実施例では＋
４ボルト）のパルスを与えられ、キー若しくは同定ワー
ドのビツトが１であるならば、−ＶＯ（実施例では−４
ボルト）のパルスを与えられる。０又は１の諮間のため
のパルスの印加は別個の時刻に行われるということに注
意されたい。

第２Ｂ図及び第２Ｃ図から判るように、貯えられている
ビツトとキー・ワード若しくは同定ワードの対応するビ
ツトが一致するならばワード線は。に留まつているのに
対して、一致が生じない場合には正の信号若しくは負の
信号がワード線に生ずる。ワード線ＷＬ（１）に接続さ
れている感知増幅器（図示せず）は一致信号若しくは不
一致信号を受信し、自分自身の状態又は関連せるラツチ
回路（図示せず）の状態を上記信号に応答させる。諮問
後に貯蔵セルを再生するために、先ずセルの諮問されな
かつた左半分が読出される。図示しない感知増幅器を通
して右側キヤパシタ及び左側キヤパシタを同時に充電又
は放電させるために、貯蔵セルの右側電界効果トランジ
スタは線Ｑにパルスを供給することによつてオンにセツ
トされる。セルの左半分の読出とセルの右半分の再書込
が同じサイクルで達成されうる。ワードがＢビツト・セ
ルから成る連想貯蔵装置を構成する第２Ａ乃至第２Ｃ図
の回路は必要な再生動作を僅かＢサイクルで遂行し得る
。第３図は１つのビツトを貯えるのに２個の電界効果ト
ランジスタとこれに直列接続のキヤパシタとを使用する
連想貯蔵装置の他の実施例を示す。

第３図の左側の貯蔵セルから判るように、キヤパシタと
これに接続されたトランジスタとの接続点は夫々、次の
電圧をとる。２進のＯが貯蔵セルに貯えているとき左側
のトランジスタの接続点は８ボルトになり、右側のトラ
ンジスタの接続点は０ボルトになつている。

第３図の右側の貯蔵セルに図示されているように、１を
貯える場合左側の接続点はＯボルトにあり、右側の接続
点は８ボルトにある。第１図及び第２図の回路に対比し
て、貯蔵セルを構成する２個の電界効果トランジスタは
共通のワード線へ接続されるのではなく、１対となつて
いる２本のワード線へ接続されている。これに加えて、
各々の電界効果トランジスタの制御電極は諮問線即ち諮
問線ＱＯ若しくはＱ１へ接続されている。更に、上述の
２本のワード線はラツチ型式の感知増幅器の２つの異な
る端子へ接続されている。

第１図と同じように（キー・ワード若しくは同定ワード
のビツトがＯのとき）線ＱＯ又は（キー・ワード若しく
は同定ワードのビツトが１のとき）線Ｑ１がＶｎのパル
スを与えられるが、これらの線は第２図と同様異なる時
刻にパルスを与えられる如くして検索動作が遂行される
。検索動作後の再生はラツチ型式の感知増幅器を相補的
に駆動する２本のワード線へ接続された該感知増幅器に
よつて生じさせられる。各々のセルの諮問されなかつた
セル半分が先ず読出され、然る後に２つのセル半分が書
き戻される。

【図面の簡単な説明】

第１Ａ乃至第１Ｃ図は本発明の貯蔵セル及びその動作（
第１Ａ図は貯蔵セルの構成、第１Ｂ図は貯蔵セルに対す
るＯの諮問、第１Ｃ図は貯蔵セルに対する１の諮問）を
説明する回路図、第２Ａ乃至第２Ｃ図はデータの再書込
時間を半分にする回路図（第２Ａ図は貯蔵セルの構成、
第２Ｂ図は貯蔵セルに対するＯの諮問、第２Ｃ図は貯蔵
セルに対する１の諮問）、第３図は連想貯蔵装置の他の
実施例を示す図である。 Ｔｌ，Ｔ２・・・・・・電界効果トランジスタ、Ｃ・・
・・・・キヤパシタ、ＷＬ（１）・・・・・・ワード線
、ＱＯ，Ｑｌ・・・・・・諮問線。

Claims (1)

1. 【特許請求の範囲】 １ ワード線と、 前記ワード線に結合された複数のメモリ・セルであつて
   、各メモリ・セルは２つの電界効果トランジスタと該ト
   ランジスタと夫々直列に接続された２つのキャパシタと
   で構成され、前記トランジスタの通電電極のうち前記キ
   ャパシタに接続されていない側の通電電極が前記ワード
   線に接続されており、前記２つのキャパシタの各々が該
   メモリ・セルに貯蔵されるべきデータ・ビットと対応づ
   けられた電圧値を貯蔵するものと、前記トランジスタの
   夫々のゲート電極に個別に接続された諮問線と、各メモ
   リ・セルの一方のトランジスタを諮問し該トランジスタ
   の導通の有無を調べるために該一方のトランジスタに接
   続された諮問線に同時に諮問パルスを供給するための手
   段と、前記ワード線の電圧変化を検出するための手段と
   、を有し、諮問後に、各メモリ・セルの諮問されなかつ
   た他方のトランジスタに接続されたキャパシタを読取つ
   て各メモリ・セルのデータ・ビットの再書込みを行なう
   ことを特徴とする連想貯蔵装置。