JPS59153248A - デバッグ装置 - Google Patents
デバッグ装置Info
- Publication number
- JPS59153248A JPS59153248A JP58027306A JP2730683A JPS59153248A JP S59153248 A JPS59153248 A JP S59153248A JP 58027306 A JP58027306 A JP 58027306A JP 2730683 A JP2730683 A JP 2730683A JP S59153248 A JPS59153248 A JP S59153248A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- module
- return
- cpu
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明はコンピュータ・プログラムのデバッグ装置に
関し、特に、階層的モジュール構造をとるプログラムの
デバッグを効率良く行なうための技術に関する。
関し、特に、階層的モジュール構造をとるプログラムの
デバッグを効率良く行なうための技術に関する。
（発明の背景）
第１図にプログラムの階層的モジュール構造を模式的に
示している。図中の四角のブロックがそれぞれ１つのモ
ジュールに相当し、各モジュールを結ぶ結線は各モジュ
ールの親子関係を示す。結線されて上下に配置された２
つのモジュールのうち、上位のものが親モジュールで、
下位のものが子モジュールである。周知のように、親モ
ジュール中のコール命令が実行されることによって子モ
ジュールに進み、子モジュールのリターン命令が実行さ
れることによって親モジュールに戻る。
示している。図中の四角のブロックがそれぞれ１つのモ
ジュールに相当し、各モジュールを結ぶ結線は各モジュ
ールの親子関係を示す。結線されて上下に配置された２
つのモジュールのうち、上位のものが親モジュールで、
下位のものが子モジュールである。周知のように、親モ
ジュール中のコール命令が実行されることによって子モ
ジュールに進み、子モジュールのリターン命令が実行さ
れることによって親モジュールに戻る。
このような階層的なモジュール構造のプログラムをデバ
ッグする場合、各モジュール単位でデバッグを進めるの
が一般的である。ここで、第１図の例において２１番の
モジュールに着目してデバッグを行なっているとする。
ッグする場合、各モジュール単位でデバッグを進めるの
が一般的である。ここで、第１図の例において２１番の
モジュールに着目してデバッグを行なっているとする。
２１番の子モジュールは、下位に２１１番、２１２番、
２１３番の各子モジュールを含んでおり、更に２１３番
のモジュールは２１３１番の子モジュールを含んでいる
。
２１３番の各子モジュールを含んでおり、更に２１３番
のモジュールは２１３１番の子モジュールを含んでいる
。
これら下位のモジュールについては一応デバッグが完了
していて、上位の２１番のモジュールについて例えばス
テップ実行等によってチェックを行なっているとする。
していて、上位の２１番のモジュールについて例えばス
テップ実行等によってチェックを行なっているとする。
２１番のモジュールをチェックしながらこれを実行させ
て行き、コール命令で２１３番のモジュールに移行し、
２１３番のモジュール内のある点で動作が停止している
とする。この段階までで必要なチェックが終了している
と、プログラム実行をチェックの主体である２１番のモ
ジュールの、２１３番のモジュールからリターンした点
まで飛ばし、その点で動作を停止させ、２１番のモジニ
Ｌ−ルのその後のチェックを行なう。モジュール構造の
プログラムのデバッグにはこのような状況がしばしば生
じる。この例の他にも、子モジュールのある点で実行が
停止していて、そこからその子モジュールをコールした
親モジュールの、子モジュールからのリターン点に直ぐ
に戻し、その点で動作を停止させる、といった操作が頻
繁に必要となる。
て行き、コール命令で２１３番のモジュールに移行し、
２１３番のモジュール内のある点で動作が停止している
とする。この段階までで必要なチェックが終了している
と、プログラム実行をチェックの主体である２１番のモ
ジュールの、２１３番のモジュールからリターンした点
まで飛ばし、その点で動作を停止させ、２１番のモジニ
Ｌ−ルのその後のチェックを行なう。モジュール構造の
プログラムのデバッグにはこのような状況がしばしば生
じる。この例の他にも、子モジュールのある点で実行が
停止していて、そこからその子モジュールをコールした
親モジュールの、子モジュールからのリターン点に直ぐ
に戻し、その点で動作を停止させる、といった操作が頻
繁に必要となる。
従来のデバッグ装置では、子モジュールのある点で動作
停止している状態から、親モジュールの子モジュールか
らのリターン点まで実行し、その点で再び動作を停止さ
せる場合、次のように操作していた。
停止している状態から、親モジュールの子モジュールか
らのリターン点まで実行し、その点で再び動作を停止さ
せる場合、次のように操作していた。
子モジュールから親モジュールへのリターン点のアドレ
スをプログラムリスト等によって調べ、そのアドレスを
ブレークポイントとしてセットする入力操作を行ない、
そしてプログラムを実行させる。この方法では、リター
ン点のアドレスを捜すのが面倒で時間がかかる。また、
セットしたブレークポイントで動松が停止しＩＣ後は、
忘れずにフレークポイントを解除づる操作を行なわなけ
ればならず、この点も操作上面倒で煩わしいものであっ
た。これらのことが、階層的モジュール構造を取るプロ
グラムのデバッグを効率良く進める上で大ぎな障害とな
っていた。
スをプログラムリスト等によって調べ、そのアドレスを
ブレークポイントとしてセットする入力操作を行ない、
そしてプログラムを実行させる。この方法では、リター
ン点のアドレスを捜すのが面倒で時間がかかる。また、
セットしたブレークポイントで動松が停止しＩＣ後は、
忘れずにフレークポイントを解除づる操作を行なわなけ
ればならず、この点も操作上面倒で煩わしいものであっ
た。これらのことが、階層的モジュール構造を取るプロ
グラムのデバッグを効率良く進める上で大ぎな障害とな
っていた。
（発明の目的）
この発明の目的は、プログラムの実行動作を、子モジュ
ールのめる点１．ｓ ｔら親モジュールのその子モジュ
ールからのリターン点まで進め、その点で停止させるこ
とを簡単に行なえるようにしたデバッグ装置を提供する
ことにある。
ールのめる点１．ｓ ｔら親モジュールのその子モジュ
ールからのリターン点まで進め、その点で停止させるこ
とを簡単に行なえるようにしたデバッグ装置を提供する
ことにある。
（発明の構成と効果）
上記の目的を達成するために、この発明は、実ＩＮ Ｃ
Ｐ Ｕがコール命令を実行するのを検出するコール命令
検出手段と、実機ＣＰＵがリターン命令を実行づるのを
検出するリターン命令検出手段と、実機ｃ ｐ ｕの動
作を任意のプログラムアドレスで停止させる手段と、停
止アドレスから実機ｃｐｕの動作を再開させる指令手段
と、この指令手段の指令信号でリセットされ、上記コー
ル命令検出手段の検出信号でインクリメントされるとと
もに、上記リターン命令検出手段の検出信号でディクリ
メントされるアップダウンカウンタ手段と、上記指令手
段の指令信号による実１ｍ ＣＰ Ｕの動作中に、上記
カウンタ手段の内容が初期値を示している状態にて上記
リターン命令検出手段の検出信号が生じたとき、実ｍｃ
ｐｕの動作を停止させる手段とを備えることを特徴とす
る。
Ｐ Ｕがコール命令を実行するのを検出するコール命令
検出手段と、実機ＣＰＵがリターン命令を実行づるのを
検出するリターン命令検出手段と、実機ｃ ｐ ｕの動
作を任意のプログラムアドレスで停止させる手段と、停
止アドレスから実機ｃｐｕの動作を再開させる指令手段
と、この指令手段の指令信号でリセットされ、上記コー
ル命令検出手段の検出信号でインクリメントされるとと
もに、上記リターン命令検出手段の検出信号でディクリ
メントされるアップダウンカウンタ手段と、上記指令手
段の指令信号による実１ｍ ＣＰ Ｕの動作中に、上記
カウンタ手段の内容が初期値を示している状態にて上記
リターン命令検出手段の検出信号が生じたとき、実ｍｃ
ｐｕの動作を停止させる手段とを備えることを特徴とす
る。
このデバッグ装置によれば、子モジュールから親モジュ
ールへのリターン点のアドレスを捜す面倒や、そのアド
レスをブレークポイントとして設定する操作、およびそ
の解除操作の煩わしさがなくなり、階層的モジュール構
造のプログラムのデバッグ操作を効率良く進めることが
できる。
ールへのリターン点のアドレスを捜す面倒や、そのアド
レスをブレークポイントとして設定する操作、およびそ
の解除操作の煩わしさがなくなり、階層的モジュール構
造のプログラムのデバッグ操作を効率良く進めることが
できる。
（実施例の説明）
第２図はこの発明の一実施例を示す。この図はデバッグ
対象である実１ｆｉＡとこの発明によるデバッグ装置Ｂ
を結合した状態で示している。ただし、実機ＣＰＵ１の
リード端子あるいはシステムバス（アドレスバスＡＢＩ
、データバスＤＢ１．コントロールバスＣＢ１）からア
ドレス信号、データバス信号、コントロール信号を取り
出してプログラムデバッグを行なうデバッグ装置として
の基本構成については、これが良（知られていることか
ら、図示していない。図ではこの発明のデバッグ装置の
特徴とする部分のみを抽出して示している。
対象である実１ｆｉＡとこの発明によるデバッグ装置Ｂ
を結合した状態で示している。ただし、実機ＣＰＵ１の
リード端子あるいはシステムバス（アドレスバスＡＢＩ
、データバスＤＢ１．コントロールバスＣＢ１）からア
ドレス信号、データバス信号、コントロール信号を取り
出してプログラムデバッグを行なうデバッグ装置として
の基本構成については、これが良（知られていることか
ら、図示していない。図ではこの発明のデバッグ装置の
特徴とする部分のみを抽出して示している。
デバッグ装置Ｂのキーボードにお１プるＲＩＪＮキー９
を押下すると、そのキー人力信号がＯＲゲー１−０５を
介してノリツブ７０ツブ６をリセツトダ−る。フリップ
ノロツブ６の出力ＱがＯ″になると、停止制御回路３は
実機ＣＰＩＪ１に与える停止信号ＢＫを＋＋ Ｏ＋＋に
する。停止信号ＢＫが０′。
を押下すると、そのキー人力信号がＯＲゲー１−０５を
介してノリツブ７０ツブ６をリセツトダ−る。フリップ
ノロツブ６の出力ＱがＯ″になると、停止制御回路３は
実機ＣＰＩＪ１に与える停止信号ＢＫを＋＋ Ｏ＋＋に
する。停止信号ＢＫが０′。
になると、実機’ ｃ ｐ ｕ ｉはプログラムの実行
動作を開！２８づ−る。
動作を開！２８づ−る。
ブレークポイント検出回路４は、キーボードなどから入
力されたブレークアドレスを記憶しており、実機ＣＰＵ
１の動作時にアドレスバスＡＢ１上のアドレス信号と記
憶しているアドレスとを比較し、両者が一致したときに
ブレークポイント信号ＢＰ＝”１’“を出力する。この
信号はＯＲグーフリップフロップ６の出力Ｑが′″１′
′になると、停止制御回路３は、タイミング検出回路２
からのサイクルタイミング信号Ｔ１に同期して、実機Ｃ
ＰＵ１に与える停止信号８Ｋを“１″にする。実機ＣＰ
ＵＩは停止信号Ｂ Ｋ ＝ ” １ ”を受けてプログ
ラム実行動作を停止覆る。なお、タイミング検出回路２
は実機ＣＰＵ１のコントロールバスＣＢ１上の信号から
実機ＣＰＵ１の動作に同期したサイクルタイミング信号
Ｔ１を作る。以上が、実機ＣＰＵＩの動作を任意のプロ
グラムアドレスで停止させる制御系である。
力されたブレークアドレスを記憶しており、実機ＣＰＵ
１の動作時にアドレスバスＡＢ１上のアドレス信号と記
憶しているアドレスとを比較し、両者が一致したときに
ブレークポイント信号ＢＰ＝”１’“を出力する。この
信号はＯＲグーフリップフロップ６の出力Ｑが′″１′
′になると、停止制御回路３は、タイミング検出回路２
からのサイクルタイミング信号Ｔ１に同期して、実機Ｃ
ＰＵ１に与える停止信号８Ｋを“１″にする。実機ＣＰ
ＵＩは停止信号Ｂ Ｋ ＝ ” １ ”を受けてプログ
ラム実行動作を停止覆る。なお、タイミング検出回路２
は実機ＣＰＵ１のコントロールバスＣＢ１上の信号から
実機ＣＰＵ１の動作に同期したサイクルタイミング信号
Ｔ１を作る。以上が、実機ＣＰＵＩの動作を任意のプロ
グラムアドレスで停止させる制御系である。
ステップキー８を押下すると、そのキー人力信号は直接
停止制御回路３に印加されるとともに、ＯＲゲートＧ４
を介してフリップフロップ６をセットする。このとき停
止制御回路３は、ステップキー８の入力信号と、フリッ
プ７０ツブ６の出力Ｑと、タイミング検出回路２のタイ
ミング信号Ｔ１とに基づいて、実機ＣＰＩＪ１に与える
停止信号ＢＫの論理を制御し、ステップキ−８が押下さ
れる毎に、実ＩＩｃＰＵＩのプログラム実行動作を１ス
テツプづつ進めざぜる。つまり、停止信号ＢＫを°“０
１１にして実機ＣＰＵ１を動作させ、１ステツプの命令
を実行した後に停止信号ＢＫを“１″にして実機ｃｐｕ
１を停止させる、という制御をステップキー８のキー人
力毎に行なう。
停止制御回路３に印加されるとともに、ＯＲゲートＧ４
を介してフリップフロップ６をセットする。このとき停
止制御回路３は、ステップキー８の入力信号と、フリッ
プ７０ツブ６の出力Ｑと、タイミング検出回路２のタイ
ミング信号Ｔ１とに基づいて、実機ＣＰＩＪ１に与える
停止信号ＢＫの論理を制御し、ステップキ−８が押下さ
れる毎に、実ＩＩｃＰＵＩのプログラム実行動作を１ス
テツプづつ進めざぜる。つまり、停止信号ＢＫを°“０
１１にして実機ＣＰＵ１を動作させ、１ステツプの命令
を実行した後に停止信号ＢＫを“１″にして実機ｃｐｕ
１を停止させる、という制御をステップキー８のキー人
力毎に行なう。
以上の機能に加えて、この発明のデバッグ装置Ｂは以下
の制御機能を備える。デコーダ５は実機ＣＰＵ１のデー
タバスＤＢ１上にコール命令およびリターン命令の命令
コードが現われたのをそれぞれ検出する。また、タイミ
ング検出回路２はコントロールバスＣＢ１上の信号に基
づいて、実機ＣＰ Ｕ １が命令コードをフェッチする
タイミングに同期したフェッチタイミング信号Ｆ１を出
力する。
の制御機能を備える。デコーダ５は実機ＣＰＵ１のデー
タバスＤＢ１上にコール命令およびリターン命令の命令
コードが現われたのをそれぞれ検出する。また、タイミ
ング検出回路２はコントロールバスＣＢ１上の信号に基
づいて、実機ＣＰ Ｕ １が命令コードをフェッチする
タイミングに同期したフェッチタイミング信号Ｆ１を出
力する。
実ＩＮ ＣＰ Ｕがプログラム実行中に、あるコール命
令をフェッチすると、デコーダ５のコール命令検出信＠
ＳＣが′１′°になるとともに、タイミング検出回路２
からフェッチタイミング信号Ｆ１が出力される。この両
信号を受けてＡＮＤゲートＧ２の出力が１″となる。
令をフェッチすると、デコーダ５のコール命令検出信＠
ＳＣが′１′°になるとともに、タイミング検出回路２
からフェッチタイミング信号Ｆ１が出力される。この両
信号を受けてＡＮＤゲートＧ２の出力が１″となる。
同様に、実機ＣＰＵ１があるリターン命令をフェッチす
ると、デコーダ５のリターン命令検出信号ＳＲが１″と
なるとともに、タイミング検出回路２のフェッチタイミ
ング信号Ｆ１が出力され、この両信号を受けてＡＮＤゲ
ートＧ１の出力が” ’１ ”となる。
ると、デコーダ５のリターン命令検出信号ＳＲが１″と
なるとともに、タイミング検出回路２のフェッチタイミ
ング信号Ｆ１が出力され、この両信号を受けてＡＮＤゲ
ートＧ１の出力が” ’１ ”となる。
アップダウンウカンタ１１は、実Ｉｌｌ ＣＰ Ｕ １
のコール命令フェッチ時に生ずるＡＮＤゲートＧ２の出
力によってアップカウント（インクリメント）され、リ
ターン命令フェッチ時に生じるＡＮＤゲートＧ１の出力
によってダウンカウントくディクリメント）される。ま
たこのカウンタ１１は、以下に述べるＧＯ主キー０のキ
ー人力信号によって初期値にリセットされる。カウンタ
１１の計数出力はデコーダ１２に入力される。デコーダ
１２は、カウンタ１１の計数内容が初期値すなわち零に
なったとき信＠ Ａ ｏ−” １ ”を出力する。
のコール命令フェッチ時に生ずるＡＮＤゲートＧ２の出
力によってアップカウント（インクリメント）され、リ
ターン命令フェッチ時に生じるＡＮＤゲートＧ１の出力
によってダウンカウントくディクリメント）される。ま
たこのカウンタ１１は、以下に述べるＧＯ主キー０のキ
ー人力信号によって初期値にリセットされる。カウンタ
１１の計数出力はデコーダ１２に入力される。デコーダ
１２は、カウンタ１１の計数内容が初期値すなわち零に
なったとき信＠ Ａ ｏ−” １ ”を出力する。
カウンタ１１の計数内容が零で信号△０が“１″となり
、実機ＣＰＵ１がリターン命令を７エッチしてＡＮＤゲ
ートＧ１の出力がＩＩ １ ！Ｊとなり、かつフリップ
フロップ７がセットされてその出力Ｑが１″であると、
ＡＮＤゲートＧ３の三入力の論理が揃い、その出力が１
″となる。このＡＮＤ’７’−トＧ３ｆ７） ” １
”出カバ、ＯＲゲートＧ４を介してフリップフロップ６
をセットし、フリップフロップ６の出力Ｑ ＝ ” １
”が停止制御回路３に作用して、実１１ＣＰＵＩの動
作を停止させる。
、実機ＣＰＵ１がリターン命令を７エッチしてＡＮＤゲ
ートＧ１の出力がＩＩ １ ！Ｊとなり、かつフリップ
フロップ７がセットされてその出力Ｑが１″であると、
ＡＮＤゲートＧ３の三入力の論理が揃い、その出力が１
″となる。このＡＮＤ’７’−トＧ３ｆ７） ” １
”出カバ、ＯＲゲートＧ４を介してフリップフロップ６
をセットし、フリップフロップ６の出力Ｑ ＝ ” １
”が停止制御回路３に作用して、実１１ＣＰＵＩの動
作を停止させる。
以上が、子モジュールのある点で停止している実ｔｌｃ
ＰＵ１の動作を再開させ、その子モジュールから親モジ
ュールにリターンした点で再び実機ＣＰＵ１を停止させ
る制御系である。以下、この制御系の動作を第１図のプ
ログラム例に従って具体的に説明する。
ＰＵ１の動作を再開させ、その子モジュールから親モジ
ュールにリターンした点で再び実機ＣＰＵ１を停止させ
る制御系である。以下、この制御系の動作を第１図のプ
ログラム例に従って具体的に説明する。
先に説明したブレークポイントの制御あるいはステップ
実行の制御で、実ｔａｃＰＵ１が２１３番のモジュール
のある点で停止しているとする。この状態でＧｏキー１
０を押下すると、このキー人力は、ＯＲゲートＧ５を介
してフリップ７０ツブ６をリセットし、またフリップフ
ロップ７をセットし、またカウンタ１１をリセットする
。フリップ７０ツブ６がリセットされＩにとにより、停
止制御回路３から実機ｃＰＵ１に与える停止信号ＢＫが
前述したようにＯ″となり、実機ＣＰＩＪ１がプログラ
ム実行動作を再開する。
実行の制御で、実ｔａｃＰＵ１が２１３番のモジュール
のある点で停止しているとする。この状態でＧｏキー１
０を押下すると、このキー人力は、ＯＲゲートＧ５を介
してフリップ７０ツブ６をリセットし、またフリップフ
ロップ７をセットし、またカウンタ１１をリセットする
。フリップ７０ツブ６がリセットされＩにとにより、停
止制御回路３から実機ｃＰＵ１に与える停止信号ＢＫが
前述したようにＯ″となり、実機ＣＰＩＪ１がプログラ
ム実行動作を再開する。
これで実機ｃｐｕｉは２１３番のモジュールを停止点か
ら継続して実行する。その途中で、コール命令により２
１３１番の下位モジュールに移ることになるが、そのコ
ール命令をフェッチした時点で、カウンタ１１がインク
リメントされてその計数値が１となる。続いて２１３１
番のモジュールの末尾に達すると、実機ｃｐｕｉはリタ
ーン命令を実行して２１３番のモジュールに戻り、その
後もプログラム実行を継続することになる。その際のリ
ターン命令をフェッチした時点でカウンタ１１がディク
リメントされ、その計数内容が初期値すなわち零となり
、信号Ａ。が１１１ ＩＩとなる。
ら継続して実行する。その途中で、コール命令により２
１３１番の下位モジュールに移ることになるが、そのコ
ール命令をフェッチした時点で、カウンタ１１がインク
リメントされてその計数値が１となる。続いて２１３１
番のモジュールの末尾に達すると、実機ｃｐｕｉはリタ
ーン命令を実行して２１３番のモジュールに戻り、その
後もプログラム実行を継続することになる。その際のリ
ターン命令をフェッチした時点でカウンタ１１がディク
リメントされ、その計数内容が初期値すなわち零となり
、信号Ａ。が１１１ ＩＩとなる。
その後実１１ＣＰＵ１が２１３番のモジュールを実行し
て行き、その末尾のリターン命令をフェッチすると、Ａ
ＮＤゲートＧ１の出力が１゛°となり、このときＡＮＤ
グー１−０３の三入力の論理が揃（、Ｓ、ゲートＧ３の
出力が“１″となる。この信号でフリップフロップ７が
リセットされるとともに、フリップフロップ６がセット
され、停止制４回路３に対して停止要求を出し、停止制
御回路３Ｉよこれを受けて所定のタイミングで実１＊ｃ
ＰＵ１に対する停止信号ＢＫを゛１°°にする。これで
、実機ＣＰＵ１は２１３番のモジュールから２１番のモ
ジュールへリターンした点で停止する。
て行き、その末尾のリターン命令をフェッチすると、Ａ
ＮＤゲートＧ１の出力が１゛°となり、このときＡＮＤ
グー１−０３の三入力の論理が揃（、Ｓ、ゲートＧ３の
出力が“１″となる。この信号でフリップフロップ７が
リセットされるとともに、フリップフロップ６がセット
され、停止制４回路３に対して停止要求を出し、停止制
御回路３Ｉよこれを受けて所定のタイミングで実１＊ｃ
ＰＵ１に対する停止信号ＢＫを゛１°°にする。これで
、実機ＣＰＵ１は２１３番のモジュールから２１番のモ
ジュールへリターンした点で停止する。
第１図は階層的モジュール構造のプログラム例を示す図
、第２図はこの発明の一実施例を示すブロック図である
。 １・・・・・・実＊ｃｐｕ ２・・・・・・タイミング検出回路 ３・・・・・・停止制御回路 ４・・・・・・ブレークポイント検出回路５・・・・・
・デコーダ １１・・・カウンタ
、第２図はこの発明の一実施例を示すブロック図である
。 １・・・・・・実＊ｃｐｕ ２・・・・・・タイミング検出回路 ３・・・・・・停止制御回路 ４・・・・・・ブレークポイント検出回路５・・・・・
・デコーダ １１・・・カウンタ
Claims (1)
- （１）実ｍ、ＣＰＵのリード端子あるいはシステムバス
からアドレス信号、データバス信号、コントロール信号
を取り出してプログラムのデバッグを行なう装置で、実
機ＣＰＵがコール命令を実行するのを検出するコール命
令検出手段と、実ＩａＣＰＵがリターン命令を実行する
のを検出するリターン命令検出手段と、実機ｃＰｔＪの
動作を任意のプログラムアドレスで停止させる手段と、
停止アドレスから実１ｃｐｕの動作を再開させる指令手
段と、この指令手段の指令信号でリセットされ、上記コ
ール命令検出手段の検出信号でインクリメントされると
ともに、上記リターン命令検出手段の検出信号でディク
リメントされるアップダウンカウンタ手段と、上記指令
手段の指令信号による実１１ｃＰＵの動作中に、上記カ
ウンタ手段の内容が初期値を示している状態にて上記リ
ターン命令検出手段の検出信号が生じたとき、実機ＣＰ
Ｕの動作を停止させる手段とを備えることを特徴とする
デバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027306A JPS59153248A (ja) | 1983-02-21 | 1983-02-21 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027306A JPS59153248A (ja) | 1983-02-21 | 1983-02-21 | デバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59153248A true JPS59153248A (ja) | 1984-09-01 |
| JPH0427578B2 JPH0427578B2 (ja) | 1992-05-12 |
Family
ID=12217398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58027306A Granted JPS59153248A (ja) | 1983-02-21 | 1983-02-21 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59153248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140349A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 評価用シングルチップマイクロコンピュータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459848A (en) * | 1977-10-21 | 1979-05-14 | Fujitsu Ltd | Fault detecting device for subroutine action |
| JPS5622147A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Debug control system |
-
1983
- 1983-02-21 JP JP58027306A patent/JPS59153248A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459848A (en) * | 1977-10-21 | 1979-05-14 | Fujitsu Ltd | Fault detecting device for subroutine action |
| JPS5622147A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Debug control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140349A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 評価用シングルチップマイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427578B2 (ja) | 1992-05-12 |
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