JPS61269444A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS61269444A JPS61269444A JP60273370A JP27337085A JPS61269444A JP S61269444 A JPS61269444 A JP S61269444A JP 60273370 A JP60273370 A JP 60273370A JP 27337085 A JP27337085 A JP 27337085A JP S61269444 A JPS61269444 A JP S61269444A
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- JP
- Japan
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- firmware
- transmitter
- data transmission
- address
- value
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報全伝送する伝送路と、この伝送路に接続さ
れ情報の授受を行う複数の装置とを有するデータ伝送シ
ステムに係り、特にシステムの状態のモニタリングと蓄
積（以下、トレースと呼称する〕機能のめるファームウ
ェア’ｋＷ行することができるデータ伝送装置に関する
ものである。
れ情報の授受を行う複数の装置とを有するデータ伝送シ
ステムに係り、特にシステムの状態のモニタリングと蓄
積（以下、トレースと呼称する〕機能のめるファームウ
ェア’ｋＷ行することができるデータ伝送装置に関する
ものである。
従来のデータ伝送システムの一例が米国特許第４．３３
５，４２６号明細書に開示されている。
５，４２６号明細書に開示されている。
従来のトレース機能は、めらゆる条件のトレース機能を
サポートする場合、一般には常に使う必要がなくても予
め内蔵されるファームウェアに格納するという方法が採
られている。
サポートする場合、一般には常に使う必要がなくても予
め内蔵されるファームウェアに格納するという方法が採
られている。
上記のような従来の方法では、常に使う必要がなくても
予め内蔵されるファームウェアに格納しなければならな
いため、ファームウェアのステップ数が増大し、また、
通常のファームウェア処理の性能が低下するなどの欠点
がある。また、読出専用記憶装置にファームウェアが書
き込まれているとき、ユーザが運用中、保守時に特定の
ところでファームウェアのトレースを取りたい場合には
、予め内蔵されているファームウェアにトレース機能が
付いていないため、全くトレースが取れないという問題
点がめった。
予め内蔵されるファームウェアに格納しなければならな
いため、ファームウェアのステップ数が増大し、また、
通常のファームウェア処理の性能が低下するなどの欠点
がある。また、読出専用記憶装置にファームウェアが書
き込まれているとき、ユーザが運用中、保守時に特定の
ところでファームウェアのトレースを取りたい場合には
、予め内蔵されているファームウェアにトレース機能が
付いていないため、全くトレースが取れないという問題
点がめった。
本発明は以上の点に鑑み、このような問題全解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は予め内蔵されたファームウェアを変更することなく、
トレース機能を必要とするときのみ、通常のデータ転送
とをく同じ寸法でトレース機能のめるファームウニアラ
興行することができるデータ伝送方式を提供することに
るる。
共にかかる欠点を除去すべくなされたもので、その目的
は予め内蔵されたファームウェアを変更することなく、
トレース機能を必要とするときのみ、通常のデータ転送
とをく同じ寸法でトレース機能のめるファームウニアラ
興行することができるデータ伝送方式を提供することに
るる。
このような目的を達成するため、本発明は、複数の装置
のうち第１の装置から第２の装置にファームウェアをロ
ードする手段と、任意の値を設定する設定手段とを備え
、ファームウニアラ・実行している上記第２の装置がそ
のファームウェアをアクセスするアドレスと上記設定手
段によって設定した値と一致したとき特定のアドレスに
サブルーテンコールし得るようにしたものでろり、また
、上記第１の装置から一ヒ記第２の装置に特定のコマン
ド全送出すると上記第２の装置が上記ファームウェアを
アクセスするアドレスと上記設定手段によって設定した
値に一致したとしてもサブルーチンコールしない手段を
含むようにしたものでるる。
のうち第１の装置から第２の装置にファームウェアをロ
ードする手段と、任意の値を設定する設定手段とを備え
、ファームウニアラ・実行している上記第２の装置がそ
のファームウェアをアクセスするアドレスと上記設定手
段によって設定した値と一致したとき特定のアドレスに
サブルーテンコールし得るようにしたものでろり、また
、上記第１の装置から一ヒ記第２の装置に特定のコマン
ド全送出すると上記第２の装置が上記ファームウェアを
アクセスするアドレスと上記設定手段によって設定した
値に一致したとしてもサブルーチンコールしない手段を
含むようにしたものでるる。
ファームウェアをアクセスするアドレスと設定した値と
一致すると特定のアドレスにブランチする機能を外部か
らのコマンドエリ操作する。
一致すると特定のアドレスにブランチする機能を外部か
らのコマンドエリ操作する。
以下、図面に基づき本発明の実施例全詳細に説明する。
第１図は本発明の適用されるデータ伝送システムの一例
を示す説明図でるる。
を示す説明図でるる。
本発明の理解を容易にするため、まず、これについて説
明する。
明する。
図において、１，２φ・＠４はそれぞれデータ伝送装置
、１１．１２・番・・１４はこれら各データ伝送装！１
〜４間のループ系伝送路で、このデータ伝送シスチムニ
複数のデータ伝送装置１〜４とループ系伝送路１１〜１
４から構成されている。
、１１．１２・番・・１４はこれら各データ伝送装！１
〜４間のループ系伝送路で、このデータ伝送シスチムニ
複数のデータ伝送装置１〜４とループ系伝送路１１〜１
４から構成されている。
第２図は本発明の一貢施例を示すブロック図でるる。
この第２図において第１図と同一符号のものは相当部分
を示し、データ伝送装！１〜４は、それぞれ伝送路制御
回路２１とこの伝送路制御回路２１を制御し各種情報の
授受を行うプロセッサ２２およびデータバス２３．伝送
路制御回路２１を制御するための制御信号を伝送する信
号線群２４１割込信号をプロセッサ２２に送出する割込
線２５力為ら構成されている。
を示し、データ伝送装！１〜４は、それぞれ伝送路制御
回路２１とこの伝送路制御回路２１を制御し各種情報の
授受を行うプロセッサ２２およびデータバス２３．伝送
路制御回路２１を制御するための制御信号を伝送する信
号線群２４１割込信号をプロセッサ２２に送出する割込
線２５力為ら構成されている。
第３図はこの第２図の実施例ｒおけるプロセッサ２２に
係る部分を抽出した構成例を示すブロック図でるる。
係る部分を抽出した構成例を示すブロック図でるる。
この第３図において第２図と同一符号のものは相当部分
を示し、３１はマイクロ命令アドレスレジスタ（以下、
ＭＡＲと呼称する）、３２はこのＭＡＲ３１と一致した
い内容を入れるための一致アドレスレジスタ（以下、Ｃ
ＡＲと呼称する）、３３はＭＡＲ３１の出力とＣＡＲ３
２の出力を比較する比較回路で、この比較回路３３はＭ
ＡＲ３１の出力とＣＡＲ３２の出力が一致し友とき一致
信号Ｃ８を発生するように構成されている。
を示し、３１はマイクロ命令アドレスレジスタ（以下、
ＭＡＲと呼称する）、３２はこのＭＡＲ３１と一致した
い内容を入れるための一致アドレスレジスタ（以下、Ｃ
ＡＲと呼称する）、３３はＭＡＲ３１の出力とＣＡＲ３
２の出力を比較する比較回路で、この比較回路３３はＭ
ＡＲ３１の出力とＣＡＲ３２の出力が一致し友とき一致
信号Ｃ８を発生するように構成されている。
３４はこの一致信号Ｃ８を有効にするための起動フリッ
プフロップ、３５はこの起動フリップ７０ツブ３４の出
力と比較回路３３からの一致信号Ｃ８を入力としこれら
両入力の論理積をとるアンド回路、３６はアンド回路３
５からのセレクト信号（一致信号）ＳＳ＋’に入力とし
上記一致信号Ｃ８を１サイクル間セットするフリップフ
ロップ、３７は書込みと読出しが可能な記憶装！（以下
、ＲＡＭと呼称する）、３８は読出し専用の記憶装置（
以下、ＲＯＭと呼称する〕、３９はブランチマイクロ命
令の内容を示す値（以下、定数３９と呼称する〕、４０
はセレクタ、４１はこのセレクタ４０の出力全入力とす
るマイクロ命令レジスタ（以下、ＭＩＲと呼称する〕、
４２はマイクロプログラム制御回路でるる。
プフロップ、３５はこの起動フリップ７０ツブ３４の出
力と比較回路３３からの一致信号Ｃ８を入力としこれら
両入力の論理積をとるアンド回路、３６はアンド回路３
５からのセレクト信号（一致信号）ＳＳ＋’に入力とし
上記一致信号Ｃ８を１サイクル間セットするフリップフ
ロップ、３７は書込みと読出しが可能な記憶装！（以下
、ＲＡＭと呼称する）、３８は読出し専用の記憶装置（
以下、ＲＯＭと呼称する〕、３９はブランチマイクロ命
令の内容を示す値（以下、定数３９と呼称する〕、４０
はセレクタ、４１はこのセレクタ４０の出力全入力とす
るマイクロ命令レジスタ（以下、ＭＩＲと呼称する〕、
４２はマイクロプログラム制御回路でるる。
そして、ＳＳｚ 、 ＳＳ３はそれぞれＭＡ、Ｒ３１の
上位１ビツトおよびフリップフロップ３６カ）らセレク
タ４０に供給されるセレクト信号を示し、オーＯＤ＋
、ＯＤｇはそれぞれＲＡＭ ３７ およびＲＯＭ３８か
らセレクタ４０に供給される出力データを示す。
上位１ビツトおよびフリップフロップ３６カ）らセレク
タ４０に供給されるセレクト信号を示し、オーＯＤ＋
、ＯＤｇはそれぞれＲＡＭ ３７ およびＲＯＭ３８か
らセレクタ４０に供給される出力データを示す。
さらに、２６はマイクロ命令レジスタ４１の出力データ
、２γはマイクロ命令アドレスレジスタ３１の出力デー
タ、２８はマイクロ命令アドレスレジスタ３１の入力デ
ータを示す。
、２γはマイクロ命令アドレスレジスタ３１の出力デー
タ、２８はマイクロ命令アドレスレジスタ３１の入力デ
ータを示す。
々お、セレクタ４０の働きけ、ＳＳｚ ＝ ０ 、５Ｓ
３＝０の場合はＯＤｇをセレクトし、５Ｓ２＝１゜５Ｓ
３−＝Ｏの場合（はＯＤ ＋ 全セレクトし、５Ｓ２＝
０．５８３−１又はＳＳ２ ＝１ 、５Ｓｓ＝１ （
ＤｔＡ合は定数３９全セレクトする。
３＝０の場合はＯＤｇをセレクトし、５Ｓ２＝１゜５Ｓ
３−＝Ｏの場合（はＯＤ ＋ 全セレクトし、５Ｓ２＝
０．５８３−１又はＳＳ２ ＝１ 、５Ｓｓ＝１ （
ＤｔＡ合は定数３９全セレクトする。
第４図はこの第３図の実施例におけるマイクロプログラ
ム制御回路４２に係る部分を抽出した構成例を示すブロ
ック図である。
ム制御回路４２に係る部分を抽出した構成例を示すブロ
ック図である。
この第４図において第３図と同じ符号のものは相当部分
全示す。１０１ はサブルーナンコール。
全示す。１０１ はサブルーナンコール。
割込、またはマイクロ命令（定数３９．）が笑行される
とＭＡＲ３１の内容をホールドするメモリ（以降ＲＴＡ
と称す〕、１０２ Ｕ ＲＴＡｉｏｌ（７）７ドレスを
示すレジスタ（以降ＲＴＣと称す）、１０３はマイクロ
命令全実行するためのマイクロ命令実行処理部、１０４
は足数Ｎ、１０５ｆｌ、マイクロ命令の実行を無効にす
るためのフリップフロップ、１０６はマイクロ命令のア
ドレス’ｔ＋１カウントアツプする演算回路、１０７は
定数Ｍ、 １１１ ＶｉＲＴＣ１０２ｋ ＋１カウン
トアツプする信号線、１１２はＲＴＣ１０２を−１カウ
ントダウンする信号線、１１３はＲＴＡ １０１ の
出力データ、１１５は演算回路の出力データ、１０８は
セレノ夕回路、ＳＳｓ 、 ＳＳＭはセレクタ回路１０
８の入力となるデータ１１３〜１１５．定数Ｍをセレク
トする信号である。セレクタ回路１０８の働きｉ、５Ｓ
５−Ｏ、ＳＳａ ＝０ （通常のマイクロ命令の笑行〕
の場合は出力データ１１５がセレクトされ、５８５−〇
、 ＳＳｓ ＝ １ （割込信号２５が発生後１サイ
クル間）の場合は足数Ｎがセレクトされ、５Ｓ５＝１、
、 ＳＳｓ ＝０ （マイクロ命令（足数３９）が笑
行うの場合は定数Ｍがセレクトされ、５８５−１，５８
６＝１（サブルーテンを抜は出すマイクロ命令の実行）
の場合は出力データ１１３がセレクトされる。
とＭＡＲ３１の内容をホールドするメモリ（以降ＲＴＡ
と称す〕、１０２ Ｕ ＲＴＡｉｏｌ（７）７ドレスを
示すレジスタ（以降ＲＴＣと称す）、１０３はマイクロ
命令全実行するためのマイクロ命令実行処理部、１０４
は足数Ｎ、１０５ｆｌ、マイクロ命令の実行を無効にす
るためのフリップフロップ、１０６はマイクロ命令のア
ドレス’ｔ＋１カウントアツプする演算回路、１０７は
定数Ｍ、 １１１ ＶｉＲＴＣ１０２ｋ ＋１カウン
トアツプする信号線、１１２はＲＴＣ１０２を−１カウ
ントダウンする信号線、１１３はＲＴＡ １０１ の
出力データ、１１５は演算回路の出力データ、１０８は
セレノ夕回路、ＳＳｓ 、 ＳＳＭはセレクタ回路１０
８の入力となるデータ１１３〜１１５．定数Ｍをセレク
トする信号である。セレクタ回路１０８の働きｉ、５Ｓ
５−Ｏ、ＳＳａ ＝０ （通常のマイクロ命令の笑行〕
の場合は出力データ１１５がセレクトされ、５８５−〇
、 ＳＳｓ ＝ １ （割込信号２５が発生後１サイ
クル間）の場合は足数Ｎがセレクトされ、５Ｓ５＝１、
、 ＳＳｓ ＝０ （マイクロ命令（足数３９）が笑
行うの場合は定数Ｍがセレクトされ、５８５−１，５８
６＝１（サブルーテンを抜は出すマイクロ命令の実行）
の場合は出力データ１１３がセレクトされる。
第５図は本発明に適用される一般的なフレームの形式を
示す説明図でめる。
示す説明図でめる。
伝送路１１〜１４（第１図参照）に流れる一般的なフレ
ームは、１０１１１１１１０” ｋ示すフラグパターン
Ｆ、送信先のアドレスを示す送信先アドレスＤＡ 、送
信元のアドレスを示す送信元アドレスＳＡ、制御情報Ｃ
，データ情報Ｉお工びフレームチェックジ−タンスで巡
回冗長検査を行う検査ビットＦＣ８から構成されている
。
ームは、１０１１１１１１０” ｋ示すフラグパターン
Ｆ、送信先のアドレスを示す送信先アドレスＤＡ 、送
信元のアドレスを示す送信元アドレスＳＡ、制御情報Ｃ
，データ情報Ｉお工びフレームチェックジ−タンスで巡
回冗長検査を行う検査ビットＦＣ８から構成されている
。
＝８−
々お、上記データ情報Ｉは、フレームの構成の一部とし
ては省略されることもめる。
ては省略されることもめる。
つぎに第２図に示す実施例の動作を第１図、第３図、第
４図および第５図を参照して説明する。
４図および第５図を参照して説明する。
いま、第１図に示すデータ伝送装置４が、データ伝送装
置１に対して、特定の処理ルーテンに対して、トレース
情報を取９之いと仮足する。
置１に対して、特定の処理ルーテンに対して、トレース
情報を取９之いと仮足する。
まず、データ伝送装置４はトレース情報を取るためのフ
ァームウェアを含んだ内容全第５図に示すフレームのフ
ォーマットにしたがってデータ伝送装置１宛にコマンド
Ａとして送信する。そしてデータ伝送装置１の伝送路制
御回路２１（第２図参照）がコマンドＡのフレームを受
信すると、伝送路制御回路２１内の図示しないバッファ
にフレームを書込み、割込線２５の割込信号を発生させ
、プロセッサ２２に知らせる。
ァームウェアを含んだ内容全第５図に示すフレームのフ
ォーマットにしたがってデータ伝送装置１宛にコマンド
Ａとして送信する。そしてデータ伝送装置１の伝送路制
御回路２１（第２図参照）がコマンドＡのフレームを受
信すると、伝送路制御回路２１内の図示しないバッファ
にフレームを書込み、割込線２５の割込信号を発生させ
、プロセッサ２２に知らせる。
つぎに、このプロセッサ２２内の第３図に示すマイクロ
プログラム制御回路４２は割込信号により第２図に示す
伝送路制御回路２１内のバッファ′ｔ−信号線群２４と
データバス２３を通じて第５図に示すフレーム内の制御
情報Ｃを読取ることによりコマンドＡと解釈し、更に、
フレーム内にあるデータ情報Ｉ’に信号線群２４とデー
タバス２３を介してＲＡＭ３７ に書込み、コマンドＡ
の動作を終了する。ここで、このＲＡＭ３７に書込まれ
たファームウェアをこの実施例では以降ファームウェア
Ｆと呼称する。
プログラム制御回路４２は割込信号により第２図に示す
伝送路制御回路２１内のバッファ′ｔ−信号線群２４と
データバス２３を通じて第５図に示すフレーム内の制御
情報Ｃを読取ることによりコマンドＡと解釈し、更に、
フレーム内にあるデータ情報Ｉ’に信号線群２４とデー
タバス２３を介してＲＡＭ３７ に書込み、コマンドＡ
の動作を終了する。ここで、このＲＡＭ３７に書込まれ
たファームウェアをこの実施例では以降ファームウェア
Ｆと呼称する。
このようにして、データ伝送装置４がデータ伝送装置１
のＲＡＭ３７にファームウェアＦを曹込んだ後、データ
伝送装置１内のＣＡ Ｒ３２および起動フリップフロッ
プ３４にセットし／ヒい情報ヲコマンドＡ′ｆｔ：送信
したときと同じ方法に、Ｃり、データ伝送装置１に送出
する。そして、データ伝送装置１の伝送路制御回路２１
（第２図参照）がコマンドＢのフレームを受信すると、
割込線２５の割込信号を発生させ、プロセッサ２２に知
らせる。
のＲＡＭ３７にファームウェアＦを曹込んだ後、データ
伝送装置１内のＣＡ Ｒ３２および起動フリップフロッ
プ３４にセットし／ヒい情報ヲコマンドＡ′ｆｔ：送信
したときと同じ方法に、Ｃり、データ伝送装置１に送出
する。そして、データ伝送装置１の伝送路制御回路２１
（第２図参照）がコマンドＢのフレームを受信すると、
割込線２５の割込信号を発生させ、プロセッサ２２に知
らせる。
プロセッサ２２内のマイクロプログラム制御回路４２は
割込信号により伝送路制御回路２１のバッファをアクセ
スし、フレーム内の制御情報Ｃを読取ることによりコマ
ンドＢと解釈し、フレーム内にあるデータ情報■を信号
線群２４とデータバス２３を通じてＣＡＲ３２に、デー
タ伝送装置４により指定された値（この実施例では以降
喚Ｘ ｎとする）ｉｃＡＲ３２にセットし、さらに、起
動フリップフロップ３４に論理値 ＼＋ ｉ ＩＩ ｆ
ｆｉセットし、コマンドＢの動作を終了する。
割込信号により伝送路制御回路２１のバッファをアクセ
スし、フレーム内の制御情報Ｃを読取ることによりコマ
ンドＢと解釈し、フレーム内にあるデータ情報■を信号
線群２４とデータバス２３を通じてＣＡＲ３２に、デー
タ伝送装置４により指定された値（この実施例では以降
喚Ｘ ｎとする）ｉｃＡＲ３２にセットし、さらに、起
動フリップフロップ３４に論理値 ＼＋ ｉ ＩＩ ｆ
ｆｉセットし、コマンドＢの動作を終了する。
そして、データ伝送装置１は起動フリップフロップ３４
にセットされると、本来のマイクロ命令冥行処理中ＭＡ
Ｒ３１の値が＠ Ｘ ＩＩの値になる。
にセットされると、本来のマイクロ命令冥行処理中ＭＡ
Ｒ３１の値が＠ Ｘ ＩＩの値になる。
すると、比較回路３３の出力信号線に得られる一致信号
Ｃ８がオンとなり、さらに、アンド回路３５の出力信号
線に得られるセレクト信号（一致信号）ＳＳ＋ カオン
となり、フリップフロップ３６がけイクルの間オンとな
るため、セレクタ４０は定数３９を強制的にセレクトし
、ＭＩＲ４１にセットされる。ただし、このフリップフ
ロップ３６が１サイクル間オンの間、アドレスのカウン
トアツプは抑止される。
Ｃ８がオンとなり、さらに、アンド回路３５の出力信号
線に得られるセレクト信号（一致信号）ＳＳ＋ カオン
となり、フリップフロップ３６がけイクルの間オンとな
るため、セレクタ４０は定数３９を強制的にセレクトし
、ＭＩＲ４１にセットされる。ただし、このフリップフ
ロップ３６が１サイクル間オンの間、アドレスのカウン
トアツプは抑止される。
更に、マイクロプログラム制御回路４２内において、そ
のマイクロ命令（定数３９）全第４図のマイクロ命令冥
行処理部１０３にエフ冥行すると、現任のＭＡＲ３１の
値すＸ“の次にアクセスするアドレスは、第４図のＲＴ
Ａ １０１ にデータ線２６を通して入力されてＲＴ
Ｃ１０２に示されるアドレスにセットされ、ＲＴＣ１０
２が信号１１１に、Ｊ：り＋１カウントアツプする。一
方、マイクロ命令（定数３９）が買付されると、５Ｓｓ
−１，５Ｓｅ＝０が発生し、定数ＭがセレクトされてＭ
ＡＲ３１に「Ｍ」の値がセットされる。更に信号１１６
も発生し、ｌサイクル間フリップフロップ１０５ が
セットされ、次のマイクロ命令がＮＯＰ動作（何も動作
しない）する。
のマイクロ命令（定数３９）全第４図のマイクロ命令冥
行処理部１０３にエフ冥行すると、現任のＭＡＲ３１の
値すＸ“の次にアクセスするアドレスは、第４図のＲＴ
Ａ １０１ にデータ線２６を通して入力されてＲＴ
Ｃ１０２に示されるアドレスにセットされ、ＲＴＣ１０
２が信号１１１に、Ｊ：り＋１カウントアツプする。一
方、マイクロ命令（定数３９）が買付されると、５Ｓｓ
−１，５Ｓｅ＝０が発生し、定数ＭがセレクトされてＭ
ＡＲ３１に「Ｍ」の値がセットされる。更に信号１１６
も発生し、ｌサイクル間フリップフロップ１０５ が
セットされ、次のマイクロ命令がＮＯＰ動作（何も動作
しない）する。
従って、ＭＡＲ３１にコマンドＡにＪ： ！ＩＩ ＲＡ
Ｍ３７に書込まれたファームウェアＦの先頭アドレスを
示す値ｒＭＪがセットされ、以降、ファームウェアＦが
実行される。
Ｍ３７に書込まれたファームウェアＦの先頭アドレスを
示す値ｒＭＪがセットされ、以降、ファームウェアＦが
実行される。
このようにして、一連のファームウェアが火打すレると
、マイクロプログラム制御回路４２内のレジスタにホー
ルドされた値’ｅ ＭＡＲ３１にセットする命令（以後
、この実施例では（Ｅ）とする）を実行すると、マイク
ロ命令冥行処理部１０３ に１ｖＳＳｓ＝１．５Ｓａ＝
１となり、ＲＴＣ１０２に示されるアドレスからＲＴＡ
ｉ０１ｉ読出し、その出力データ１１３がセレクタ１０
８によりセレクトされＭＡＲ３１にセットされることに
エフ、元のアドレスに戻る。このとき、ＲＴＣ１０２ｉ
ｄ信号１１２によりカウントダウンする。筐た、信号１
１６ も発生してｌサイクル間フリップフロップ１０５
がセットされ、次のマイクロ命令がＮＯＰ動作する。
、マイクロプログラム制御回路４２内のレジスタにホー
ルドされた値’ｅ ＭＡＲ３１にセットする命令（以後
、この実施例では（Ｅ）とする）を実行すると、マイク
ロ命令冥行処理部１０３ に１ｖＳＳｓ＝１．５Ｓａ＝
１となり、ＲＴＣ１０２に示されるアドレスからＲＴＡ
ｉ０１ｉ読出し、その出力データ１１３がセレクタ１０
８によりセレクトされＭＡＲ３１にセットされることに
エフ、元のアドレスに戻る。このとき、ＲＴＣ１０２ｉ
ｄ信号１１２によりカウントダウンする。筐た、信号１
１６ も発生してｌサイクル間フリップフロップ１０５
がセットされ、次のマイクロ命令がＮＯＰ動作する。
以上の動作をタイムチャートで示すと第６図に示すよう
になる。
になる。
この第６図において、（ａ）はＭＡＲ３１、（ｂ）はＭ
ＩＲ４１、（ｃ） ｌｄ ＣＡＲ３２の各タイムシーケ
ンスを示したものでめり、（ｄ）はアンド回路３５の出
力であるセレクト信号ＳＳＩ ？示し、（ｅ）はフリッ
プフロップｓｓ、（ｆ）はセレクタ４０ 、 （９）は
ＲＴＡｌｏｌ。
ＩＲ４１、（ｃ） ｌｄ ＣＡＲ３２の各タイムシーケ
ンスを示したものでめり、（ｄ）はアンド回路３５の出
力であるセレクト信号ＳＳＩ ？示し、（ｅ）はフリッ
プフロップｓｓ、（ｆ）はセレクタ４０ 、 （９）は
ＲＴＡｌｏｌ。
（ｈ）はＲＴＣ１０２；（ｉ）はフリップフロップ１０
５ の各タイムシーケンスを示したものである。
５ の各タイムシーケンスを示したものである。
すなわち、前述の動作は、データ伝送装置４がデータ伝
送装置１に書込まれたファームウェアＦはザブルーチン
コールとして実行することになり、データ伝送装置１の
起動フリップフロップ３４がリセットされない限、ｐ、
ＭＡＲ３１の値がＸになる九びにファームウェアＦが実
行され、目的とするマイクロアドレスレベルのトレース
がとれる。さらに、予めデータ伝送装置１に格納されて
いるファームウェアを変更する必要がないため、運用上
混乱を起さない。
送装置１に書込まれたファームウェアＦはザブルーチン
コールとして実行することになり、データ伝送装置１の
起動フリップフロップ３４がリセットされない限、ｐ、
ＭＡＲ３１の値がＸになる九びにファームウェアＦが実
行され、目的とするマイクロアドレスレベルのトレース
がとれる。さらに、予めデータ伝送装置１に格納されて
いるファームウェアを変更する必要がないため、運用上
混乱を起さない。
そして、この実施例では、ファームウェアＦの内容はフ
ァームウェアＦが実行されるたびにデータ伝送装置１内
で処理されｔコマンド’＆ＲＡＭエリアに順番に格納し
てゆく処理と、ファームウェアＦの処理回数全ＲＡＭ
工ＩＪアに格納する機能を備えている。
ァームウェアＦが実行されるたびにデータ伝送装置１内
で処理されｔコマンド’＆ＲＡＭエリアに順番に格納し
てゆく処理と、ファームウェアＦの処理回数全ＲＡＭ
工ＩＪアに格納する機能を備えている。
この格納されｉＲＡＭ３７ の中身は、全データ伝送装
置からコマンドＣにより読取ることができる。
置からコマンドＣにより読取ることができる。
例えば、データ伝送装置４がデータ伝送装置１に対して
コマンド転送途中すると、データ伝送装置１の伝送路制
御回路２１がコマンドＣのフレームを受信し、割込線２
５の割込信号を発生させ、プロセッサ２２に知らせる。
コマンド転送途中すると、データ伝送装置１の伝送路制
御回路２１がコマンドＣのフレームを受信し、割込線２
５の割込信号を発生させ、プロセッサ２２に知らせる。
そして、プロセッサ２２内のマイクロプログラム制御回
路４２は上記割込信号によりフレームの中身′ｆｊ：読
取り、フレーム内の制御情報Ｃｉ読取ることによりコマ
ンドＣと解釈し、ＲＡＭ ３７ 内にあるトレース情報
全データバス２３全介して伝送路制御回路２１に送る。
路４２は上記割込信号によりフレームの中身′ｆｊ：読
取り、フレーム内の制御情報Ｃｉ読取ることによりコマ
ンドＣと解釈し、ＲＡＭ ３７ 内にあるトレース情報
全データバス２３全介して伝送路制御回路２１に送る。
さらに、このマイクロ７０グラム制御回路４２が伝送路
制御回路２１に対して、第５図に示すフレームのフォー
マットにしたがって伝送路制御回路２１を起動すること
により、フラグパターンＦ、送信先アドレスＤＡ 、送
信元アドレスＳＡ 、制御情報Ｃ，デデー情報■、検査
ピッ）Ｆｅ２．フラグパターンＦの順にデータ伝送装置
１あてに送る。
制御回路２１に対して、第５図に示すフレームのフォー
マットにしたがって伝送路制御回路２１を起動すること
により、フラグパターンＦ、送信先アドレスＤＡ 、送
信元アドレスＳＡ 、制御情報Ｃ，デデー情報■、検査
ピッ）Ｆｅ２．フラグパターンＦの順にデータ伝送装置
１あてに送る。
また、トレースの機能を行う必要がなくなったときには
、データ伝送装置４７）・らコマンドＤをデータ伝送装
置１に送ることにより、達成することができる。このコ
マンドＤをデータ伝送装置１内の伝送路制御回路２１（
第２図参照）が受信すると、割込線２５の割込信号全発
生させ、プロセッサ２２に知らせる。そして、このプロ
セッサ２２内のマイクロプログラム制御回路４２は、上
記割込信号にエクデータバス２３を介してフレームの中
身全読取り、フレーム内の制御情報Ｃｔ読取ることに、
Ｊ：！：ｌコマンドＤと解釈し、起動フリップフロッグ
３４全リセツトし、コマンドＤの処理を終了する。した
がって、ＭＡ、Ｒ３１と ＣＡＲ３２の値が一致したと
しても、アンド回路３５の信号出力線のセレクト信号（
一致信号） ＳＳ＋ が発生しなくなり、定値３９の値
がＭＩＲ４１に設定されることがなくなる。
、データ伝送装置４７）・らコマンドＤをデータ伝送装
置１に送ることにより、達成することができる。このコ
マンドＤをデータ伝送装置１内の伝送路制御回路２１（
第２図参照）が受信すると、割込線２５の割込信号全発
生させ、プロセッサ２２に知らせる。そして、このプロ
セッサ２２内のマイクロプログラム制御回路４２は、上
記割込信号にエクデータバス２３を介してフレームの中
身全読取り、フレーム内の制御情報Ｃｔ読取ることに、
Ｊ：！：ｌコマンドＤと解釈し、起動フリップフロッグ
３４全リセツトし、コマンドＤの処理を終了する。した
がって、ＭＡ、Ｒ３１と ＣＡＲ３２の値が一致したと
しても、アンド回路３５の信号出力線のセレクト信号（
一致信号） ＳＳ＋ が発生しなくなり、定値３９の値
がＭＩＲ４１に設定されることがなくなる。
このように、例えば、データ伝送装置４からデータ伝送
装置１に特足のコマンドを送出すると、上記データ伝送
装置１がファームウェア全アクセスするアドレスと任意
の値を設定する手段に裏って設定した値に一致したとし
てもサブルーチンコールしない。
装置１に特足のコマンドを送出すると、上記データ伝送
装置１がファームウェア全アクセスするアドレスと任意
の値を設定する手段に裏って設定した値に一致したとし
てもサブルーチンコールしない。
上述の例では、ループ状伝送路を介したデータ伝送装置
に対する場合を例にとって説明したが、本発明はこれＶ
こ限定されるものではなく、例えば、第７図に示すよう
に、データ伝送装置５１がデータ伝送装置ｔ５２１’ｉ
１ｍ伝送路５１１ を介して情報の伝送を行う方法と、
第８図に示すように、データ伝送装置６１がデータ伝送
装置６２に伝送路６１１を介して情報の伝送を行う方法
と、第９図に示すように、データ伝送装置γ１２に情報
の伝送を行寸法お工びデータ伝送装置Ｔ１１ がデータ
伝送装置７２１ に情報の伝送を行う方法（コマンド
転送途中にるるデータ伝送装置の処理はコマンドを変換
する処理がｂるだけで他は全く上記例と同じ）などが考
えられるが、これらはすべて本発明に含まれる。
に対する場合を例にとって説明したが、本発明はこれＶ
こ限定されるものではなく、例えば、第７図に示すよう
に、データ伝送装置５１がデータ伝送装置ｔ５２１’ｉ
１ｍ伝送路５１１ を介して情報の伝送を行う方法と、
第８図に示すように、データ伝送装置６１がデータ伝送
装置６２に伝送路６１１を介して情報の伝送を行う方法
と、第９図に示すように、データ伝送装置γ１２に情報
の伝送を行寸法お工びデータ伝送装置Ｔ１１ がデータ
伝送装置７２１ に情報の伝送を行う方法（コマンド
転送途中にるるデータ伝送装置の処理はコマンドを変換
する処理がｂるだけで他は全く上記例と同じ）などが考
えられるが、これらはすべて本発明に含まれる。
２！た、第３図において起動フリップフロップ３４と一
致アドレスレジスク３２が１個づつしか用いてないが、
この様な回路を複数を用いることもでき、更に、第４図
の定数Ｍもマイクロ命令実行により変えるバスを用いた
としても、本発明に含まれることは言うまでもない。
致アドレスレジスク３２が１個づつしか用いてないが、
この様な回路を複数を用いることもでき、更に、第４図
の定数Ｍもマイクロ命令実行により変えるバスを用いた
としても、本発明に含まれることは言うまでもない。
なお、上記第８図の６３．６４はそれぞれデータ伝送装
置全示し、第９図の７１〜・７８および７１３．７２２
〜７２３はそれぞれデータ伝送装置を示す。
置全示し、第９図の７１〜・７８および７１３．７２２
〜７２３はそれぞれデータ伝送装置を示す。
以上、本発明を伝送路上のフレーム転送による方法を例
にとって説明したが、本発明はこれに限定されるもので
はなく、装置内の内部バスを含めあらゆるインタフェー
スにも当て嵌ぼることに云う１でもない。
にとって説明したが、本発明はこれに限定されるもので
はなく、装置内の内部バスを含めあらゆるインタフェー
スにも当て嵌ぼることに云う１でもない。
以上説明したように、本発明によれば、ファームウェア
をアクセスするアドレスと一致すると物足のアドレスに
ブランチする機能を外部からのコマンドに、ｌ：り操作
できるようにすることにより、予め格納されているファ
ームウェアの内容金変えることなく、トレース機能を必
要とするときのみ、トレース機能のあるファームウニア
ラｙ行することができるので、実用上の効果は極めて大
でるる。
をアクセスするアドレスと一致すると物足のアドレスに
ブランチする機能を外部からのコマンドに、ｌ：り操作
できるようにすることにより、予め格納されているファ
ームウェアの内容金変えることなく、トレース機能を必
要とするときのみ、トレース機能のあるファームウニア
ラｙ行することができるので、実用上の効果は極めて大
でるる。
第１図は本発明の適用されるデータ伝送システムの例を
示す説明図、第２図は本発明の一実施例を示すブロック
図、第３図は第２図のプロセッサに係る部分を抽出した
構成例を示すブロック図、第４図は第３図のマイクロプ
ログラム制御回路に係る部分を抽出した構成例を示すブ
ロック図、第５図は本発明に適用される一般的なフレー
ムの形式ケ示す説明図、第６図は本発明の動作説明に供
するタイムチャート、第７図、第８図および第９図は本
発明の適用されるデータ伝送システムの他の例を示す説
明図である。 １〜４・・・・データ伝送装置、１１〜１４・・・・伝
送路、２１・・・・伝送路制御回路、２２・・・・プロ
セッサ、３１１ＩＩＩ・・マイクロ命令アドレスレジス
タ、３２１１−・・一致アドレスレジスタ、３３・・・
・比較回路、３４・・・・起動フリップフロップ、３５
會・Ｏ・アンド回！、３６，１０５−−・命 フリップ
フロップ、３７．３８・・・・記憶装置、３９ 、１０
４．１０７・・・畳定数、４０．１０８ ・・−・セ
レクタ、４１・・・・マイクロ命令レジスタ、４２・・
・・マイクロプログラム制御回路、１０１ ・・・・メ
モリ、１０２ ・・・・レジスタ、１０３・・・φマイ
クロ命令笑行処理部、１０６ ・・・・演算回路、５１
．５２．６１〜６４．７１〜Ｔ８・・争・データ伝送装
置、５１１，８１１ ・・・・伝送路、７１１〜７１
３，７２１〜７２３ −・・・データ伝送装置。
示す説明図、第２図は本発明の一実施例を示すブロック
図、第３図は第２図のプロセッサに係る部分を抽出した
構成例を示すブロック図、第４図は第３図のマイクロプ
ログラム制御回路に係る部分を抽出した構成例を示すブ
ロック図、第５図は本発明に適用される一般的なフレー
ムの形式ケ示す説明図、第６図は本発明の動作説明に供
するタイムチャート、第７図、第８図および第９図は本
発明の適用されるデータ伝送システムの他の例を示す説
明図である。 １〜４・・・・データ伝送装置、１１〜１４・・・・伝
送路、２１・・・・伝送路制御回路、２２・・・・プロ
セッサ、３１１ＩＩＩ・・マイクロ命令アドレスレジス
タ、３２１１−・・一致アドレスレジスタ、３３・・・
・比較回路、３４・・・・起動フリップフロップ、３５
會・Ｏ・アンド回！、３６，１０５−−・命 フリップ
フロップ、３７．３８・・・・記憶装置、３９ 、１０
４．１０７・・・畳定数、４０．１０８ ・・−・セ
レクタ、４１・・・・マイクロ命令レジスタ、４２・・
・・マイクロプログラム制御回路、１０１ ・・・・メ
モリ、１０２ ・・・・レジスタ、１０３・・・φマイ
クロ命令笑行処理部、１０６ ・・・・演算回路、５１
．５２．６１〜６４．７１〜Ｔ８・・争・データ伝送装
置、５１１，８１１ ・・・・伝送路、７１１〜７１
３，７２１〜７２３ −・・・データ伝送装置。
Claims (2)
- （１）情報を伝送する伝送路と、この伝送路に接続され
情報の授受を行う複数の装置とを有するデータ伝送シス
テムにおいて、前記複数の装置のうち第１の装置から第
２の装置にファームウェアをロードする手段と、任意の
値を設定する設定手段とを備え、ファームウェアを実行
している前記第２の装置が該ファームウェアをアクセス
するアドレスと前記設定手段によつて設定した値と一致
したとき特定のアドレスにサブルーチンコールし得るよ
うにしたことを特徴とするデータ伝送方式。 - （２）情報を伝送する伝送路と、この伝送路に接続され
情報の授受を行う複数の装置とを有するデータ伝送シス
テムにおいて、前記複数の装置のうち第１の装置から第
２の装置にファームウェアをロードする手段と、任意の
値を設定する設定手段と、前記第１の装置から前記第２
の装置に特定のコマンドを送出すると前記第２の装置が
前記ファームウェアをアクセスするアドレスと前記設定
手段によつて設定した値に一致したとしてもサブルーチ
ンコールしない手段とを備えてなることを特徴とするデ
ータ伝送方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-257365 | 1984-12-07 | ||
| JP25736584 | 1984-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269444A true JPS61269444A (ja) | 1986-11-28 |
| JPH0776932B2 JPH0776932B2 (ja) | 1995-08-16 |
Family
ID=17305368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273370A Expired - Lifetime JPH0776932B2 (ja) | 1984-12-07 | 1985-12-06 | デ−タ伝送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4882705A (ja) |
| JP (1) | JPH0776932B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1337132C (en) * | 1988-07-15 | 1995-09-26 | Robert Filepp | Reception system for an interactive computer network and method of operation |
| US5434999A (en) * | 1988-11-09 | 1995-07-18 | Bull Cp8 | Safeguarded remote loading of service programs by authorizing loading in protected memory zones in a terminal |
| US5142680A (en) * | 1989-04-26 | 1992-08-25 | Sun Microsystems, Inc. | Method for loading an operating system through a network |
| US5565999A (en) * | 1990-12-21 | 1996-10-15 | Canon Kabushiki Kaisha | Image data communication processing method, and apparatus therefor |
| DE69232284T2 (de) * | 1991-02-27 | 2002-06-13 | Roche Diagnostics Corp | Übertragungsverfahren mit microrechnergesteuerten instrumenten |
| US5528490A (en) * | 1992-04-10 | 1996-06-18 | Charles E. Hill & Associates, Inc. | Electronic catalog system and method |
| JP2747171B2 (ja) * | 1992-07-06 | 1998-05-06 | 株式会社 政治広報センター | 選挙端末装置及び投票確定方法 |
| US5423008A (en) * | 1992-08-03 | 1995-06-06 | Silicon Graphics, Inc. | Apparatus and method for detecting the activities of a plurality of processors on a shared bus |
| US5371687A (en) * | 1992-11-20 | 1994-12-06 | Boehringer Mannheim Corporation | Glucose test data acquisition and management system |
| US6088516A (en) * | 1995-03-30 | 2000-07-11 | Kreisel; Glenn M. | Method for cloning a source application with assignment of unique identifier to clone application |
| US5970471A (en) * | 1996-03-22 | 1999-10-19 | Charles E. Hill & Associates, Inc. | Virtual catalog and product presentation method and apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142939A (en) * | 1975-06-03 | 1976-12-08 | Fujitsu Ltd | Data processor |
| JPS58186844A (ja) * | 1982-04-27 | 1983-10-31 | Nec Corp | マイクロプログラム制御装置 |
Family Cites Families (13)
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|---|---|---|---|---|
| US4318174A (en) * | 1975-12-04 | 1982-03-02 | Tokyo Shibaura Electric Co., Ltd. | Multi-processor system employing job-swapping between different priority processors |
| US4138718A (en) * | 1977-11-14 | 1979-02-06 | Allen-Bradley Company | Numerical control system with downloading capability |
| CA1121859A (en) * | 1977-11-25 | 1982-04-13 | Victor H. Hasson | Apparatus and method for generating a glow discharge |
| US4167779A (en) * | 1978-03-10 | 1979-09-11 | Digital Equipment Corporation | Diagnostic apparatus in a data processing system |
| US4266271A (en) * | 1978-10-10 | 1981-05-05 | Chamoff Martin E | Reconfigurable cluster of data-entry terminals |
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| US4363093A (en) * | 1980-03-10 | 1982-12-07 | International Business Machines Corporation | Processor intercommunication system |
| US4412281A (en) * | 1980-07-11 | 1983-10-25 | Raytheon Company | Distributed signal processing system |
| FR2500659B1 (fr) * | 1981-02-25 | 1986-02-28 | Philips Ind Commerciale | Dispositif pour l'allocation dynamique des taches d'un ordinateur multiprocesseur |
| US4489379A (en) * | 1982-01-25 | 1984-12-18 | International Business Machines Corporation | Distributed data processing in ring-structured networks architected for full duplex peer-to-peer operation of processing stations and uninterruptible transfer of long data records between stations |
| JPS5971562A (ja) * | 1982-10-18 | 1984-04-23 | Hitachi Ltd | 時分割計算機システムの制御方式 |
| US4598364A (en) * | 1983-06-29 | 1986-07-01 | International Business Machines Corporation | Efficient trace method adaptable to multiprocessors |
| US4564901A (en) * | 1983-07-21 | 1986-01-14 | Burroughs Corporation | Method of performing a sequence of related activities via multiple asynchronously intercoupled digital processors |
-
1985
- 1985-12-06 JP JP60273370A patent/JPH0776932B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-02 US US07/227,461 patent/US4882705A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142939A (en) * | 1975-06-03 | 1976-12-08 | Fujitsu Ltd | Data processor |
| JPS58186844A (ja) * | 1982-04-27 | 1983-10-31 | Nec Corp | マイクロプログラム制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4882705A (en) | 1989-11-21 |
| JPH0776932B2 (ja) | 1995-08-16 |
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