JPS59148962A - メモリデ−タモニタ装置 - Google Patents
メモリデ−タモニタ装置Info
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- JPS59148962A JPS59148962A JP58022549A JP2254983A JPS59148962A JP S59148962 A JPS59148962 A JP S59148962A JP 58022549 A JP58022549 A JP 58022549A JP 2254983 A JP2254983 A JP 2254983A JP S59148962 A JPS59148962 A JP S59148962A
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- JP
- Japan
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- data
- terminal
- supplied
- signal
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は処理装置、例えげマイクロコンピュータにお
けるアドレスの使用回数をモニタするメモリデータモニ
タ装置に関するものである。
けるアドレスの使用回数をモニタするメモリデータモニ
タ装置に関するものである。
一般に、コンピュータはその内部においてデータの転送
を行ないながらデータの処理を行なっている。この場合
、データの一時的な転送先のメモリにＲＡＭが使用され
、このＲＡＭのどのエリヤにデータを転送するかは、プ
ログラムによって決定しているが、プログラムは人手に
よって作るものであるため誤シが発生し易い。このため
従来は試行錯誤によってプログラムの誤まりを検出する
デバッグを行なっていたが、この作業は多大な時間を要
するため、効率的にプログラムのデバッグが行なえる装
置の開発が望まれていた。
を行ないながらデータの処理を行なっている。この場合
、データの一時的な転送先のメモリにＲＡＭが使用され
、このＲＡＭのどのエリヤにデータを転送するかは、プ
ログラムによって決定しているが、プログラムは人手に
よって作るものであるため誤シが発生し易い。このため
従来は試行錯誤によってプログラムの誤まりを検出する
デバッグを行なっていたが、この作業は多大な時間を要
するため、効率的にプログラムのデバッグが行なえる装
置の開発が望まれていた。
したがってこの発明の目的は、効率的にプログラムのデ
バッグを行なうためのメモリデータモニタを提供するこ
とにある。
バッグを行なうためのメモリデータモニタを提供するこ
とにある。
このような目的を達成するためにこの発明は、ＲＡＭの
各アドレスがアクセスされる回数を記憶しておき、コン
ピュータがデータ処理動作を行なっていない時に記憶内
容を表示するようにしたものである。以下、実施例を示
す図面を用いてこの発明の詳細な説明する〇 〔実施例〕 第１図はこの発明の一実施例を示すブロック図である。
各アドレスがアクセスされる回数を記憶しておき、コン
ピュータがデータ処理動作を行なっていない時に記憶内
容を表示するようにしたものである。以下、実施例を示
す図面を用いてこの発明の詳細な説明する〇 〔実施例〕 第１図はこの発明の一実施例を示すブロック図である。
同図において、１はコンピュータであり、その内部で使
用しているアドレスデータおよびコントロール信号が外
部に送出されるように疫っており、端子１ａからアドレ
スデータが送出され、コントロール信号すなわちリード
信号およびライト信号のうち、リード信号は端子１ｂを
介して出力され、ライト信号は端子１ｃを介して出力さ
れるようになっている。２はトリガ信号発生回路であり
、スイッチ２１，２２、オア回路２３、入力信号が供給
された時は所定時間だけトリガ信号を発生するトリガ信
号発生器２４から構成されている。３はアドレスラッチ
回路であり、端子３ａに「１」 レベルの信号が供給さ
れている時は端子３ｂに供給されているアドレスデータ
を記憶し、端子３ｃに「１」 レベルの信号が供給さ
れている時は記憶しているアドレスデータを出力するよ
うになっている。４はデータ変換回路であり、メモリ４
１、加算回路４２、スイッチ回路４３から構成されてい
る。これらの回路のうちメモリ４１は、端子４１ｍ に
「１」レベルの信号が供給されている時にＬ端子４１ｂ
に供給されているアドレスデータで指定される記憶個所
の記憶データを端子４１ｅから出力し、端子４１ａに「
０」 レベルの信号が供給されている時には端子４１
ｅに供給されているデータを端子４Ｔｏに供給されるア
ドレス信号によって指定される記憶個所に記憶するよう
になっている。
用しているアドレスデータおよびコントロール信号が外
部に送出されるように疫っており、端子１ａからアドレ
スデータが送出され、コントロール信号すなわちリード
信号およびライト信号のうち、リード信号は端子１ｂを
介して出力され、ライト信号は端子１ｃを介して出力さ
れるようになっている。２はトリガ信号発生回路であり
、スイッチ２１，２２、オア回路２３、入力信号が供給
された時は所定時間だけトリガ信号を発生するトリガ信
号発生器２４から構成されている。３はアドレスラッチ
回路であり、端子３ａに「１」 レベルの信号が供給さ
れている時は端子３ｂに供給されているアドレスデータ
を記憶し、端子３ｃに「１」 レベルの信号が供給さ
れている時は記憶しているアドレスデータを出力するよ
うになっている。４はデータ変換回路であり、メモリ４
１、加算回路４２、スイッチ回路４３から構成されてい
る。これらの回路のうちメモリ４１は、端子４１ｍ に
「１」レベルの信号が供給されている時にＬ端子４１ｂ
に供給されているアドレスデータで指定される記憶個所
の記憶データを端子４１ｅから出力し、端子４１ａに「
０」 レベルの信号が供給されている時には端子４１
ｅに供給されているデータを端子４Ｔｏに供給されるア
ドレス信号によって指定される記憶個所に記憶するよう
になっている。
加算回路４２は端子４２ａに「１」レベルの信号が供給
された時に端子４２ｂに供給されているデータを取込み
、端子４２ｅに「１」レベルの信号が供給された時に取
込んだデータが表わす値に１を加算して、加算結果を端
子４２ｂから出力するようになっている。
された時に端子４２ｂに供給されているデータを取込み
、端子４２ｅに「１」レベルの信号が供給された時に取
込んだデータが表わす値に１を加算して、加算結果を端
子４２ｂから出力するようになっている。
３−
スイッチ回路４３は端子４３ｍに第２図（、）に示すト
リガ信号が供給された時、端子４３ｂ〜４３ｆより第２
図（ｂ）〜（ｆ）に示す信号を出力するようになってお
り、トリガ信号が端子４３ａに供給されると端子４３ｂ
から（ｂ）に示す「１」 レベルのアドレス出力命令信
号が期間Ｔ１にわたって送出され、端子４３ｄから（ｄ
）に示す「０」 レベルの表示禁止信号がアドレス出力
命令信号と同期して期間Ｔ１にわたって送出されるよう
になっている。また、このスイッチ回路４３はトリガ信
号が供給された後の時点ｔ１において、端子４３ｅから
（、）に示す「１」 レベルのデータ取込信号を発生し
、この信号が終了した後、時点ｔ２において（ｆ）に示
す「１」レベルの加算信号を端子４３ｆから発生するよ
うになっている。そして加算信号が終了した後、時点ｔ
３において（ｃ）に示す「０」 レベルの書込信号を端
子４３ｃから送出するようになっている。このため、デ
ータ変換回路４は全体として次の動作を行なうようにな
っている。すなわち、トリガ信号がスイッチ回路４３の
端子４３ｍに供給された時に、スイッチ回路４− ４３は端子４３ｂからアドレス出力命令信号を送出する
とともに端子４３ｄからアドレス出力命令信号に同期し
て表示禁止信号を送出する。そして、アドレスラッチ回
路３からメモリ４１の端子４１ｂに供給されているアド
レスデータによって指定されるメモリ４１の記憶個所に
記憶されたデータが読み出され、加算回路４２によって
読み出された値に１が加算され、加算結果はメモリ４１
の端子４１ｂに供給されているアドレスデータによって
指定される記憶個所に記憶される０５は表示回路であり
、表示エリヤ切換器５１、表示信号発生回路５２、表示
器５３から構成されている。そして、表示エリヤ切換器
５１はメモリ４１の記憶エリヤのうち表示器５３に表示
するエリヤを決定する信号を発生する０１献表示信号発
生回路５２は端子５２ｍに「１」レベルの信号が供給さ
れている期間は端子５２ｂに供給される信号によって決
まるメモリ４１の記憶エリヤのうち、表示器５３によっ
て表示される部分に対応して掃引されるアドレスデータ
を端子５２ｃおよび端子５２ｄから送出するようになっ
ており、端子５２ｄは更に端子５２ｅに供給されるデー
タも送出するようになっている。また、この表示信号発
生回路５２は端子５２ａにｒＯＪ レベルの信号が供給
されている期間は端子５２ｃおよび端子５２ｄからデー
タを送出しないようになっている。
リガ信号が供給された時、端子４３ｂ〜４３ｆより第２
図（ｂ）〜（ｆ）に示す信号を出力するようになってお
り、トリガ信号が端子４３ａに供給されると端子４３ｂ
から（ｂ）に示す「１」 レベルのアドレス出力命令信
号が期間Ｔ１にわたって送出され、端子４３ｄから（ｄ
）に示す「０」 レベルの表示禁止信号がアドレス出力
命令信号と同期して期間Ｔ１にわたって送出されるよう
になっている。また、このスイッチ回路４３はトリガ信
号が供給された後の時点ｔ１において、端子４３ｅから
（、）に示す「１」 レベルのデータ取込信号を発生し
、この信号が終了した後、時点ｔ２において（ｆ）に示
す「１」レベルの加算信号を端子４３ｆから発生するよ
うになっている。そして加算信号が終了した後、時点ｔ
３において（ｃ）に示す「０」 レベルの書込信号を端
子４３ｃから送出するようになっている。このため、デ
ータ変換回路４は全体として次の動作を行なうようにな
っている。すなわち、トリガ信号がスイッチ回路４３の
端子４３ｍに供給された時に、スイッチ回路４− ４３は端子４３ｂからアドレス出力命令信号を送出する
とともに端子４３ｄからアドレス出力命令信号に同期し
て表示禁止信号を送出する。そして、アドレスラッチ回
路３からメモリ４１の端子４１ｂに供給されているアド
レスデータによって指定されるメモリ４１の記憶個所に
記憶されたデータが読み出され、加算回路４２によって
読み出された値に１が加算され、加算結果はメモリ４１
の端子４１ｂに供給されているアドレスデータによって
指定される記憶個所に記憶される０５は表示回路であり
、表示エリヤ切換器５１、表示信号発生回路５２、表示
器５３から構成されている。そして、表示エリヤ切換器
５１はメモリ４１の記憶エリヤのうち表示器５３に表示
するエリヤを決定する信号を発生する０１献表示信号発
生回路５２は端子５２ｍに「１」レベルの信号が供給さ
れている期間は端子５２ｂに供給される信号によって決
まるメモリ４１の記憶エリヤのうち、表示器５３によっ
て表示される部分に対応して掃引されるアドレスデータ
を端子５２ｃおよび端子５２ｄから送出するようになっ
ており、端子５２ｄは更に端子５２ｅに供給されるデー
タも送出するようになっている。また、この表示信号発
生回路５２は端子５２ａにｒＯＪ レベルの信号が供給
されている期間は端子５２ｃおよび端子５２ｄからデー
タを送出しないようになっている。
なお、各回路は電源投入時および装置行数扱者が必要に
応じてリセット操作を行なった時に、図示しないリセッ
ト回路から発生するリセット信号によってリセットされ
るようになっている。
応じてリセット操作を行なった時に、図示しないリセッ
ト回路から発生するリセット信号によってリセットされ
るようになっている。
このように構成されたこの発明に係るメモリデータモニ
タ装置の動作は次の通りである。コンピュータ１がデー
タの処理を行なっている時は端子１ａ にアドレスデー
タが送出さね５、コンピュータ１の内部メそりが使われ
る状愈によって、ある時は端子１ｂからリード信号が送
出され、またある時は端子１ｃからライト信号が送出さ
れる。今、トリガ信号発生回路２のスイッチ２１．２２
の両方を閉としておけば、リード信号またはライト信号
のいずれの信号が発生しても、この信号はオア回路２３
を介してトリガ信号発生器２４に供給されるので、トリ
ガ信月発生益２４は第２図（＆）に示すトリガ・信号を
発生して、このトリガ信号をアドレスラッチ回路３の端
子３ａとスイッチ１０ｉ路４３の端子４３ａｉ／ｉ：供
給する。このため、アドレスラッチ回路３は端子３ａに
「１」 レベルの信号が供給されることによって端子３
ｂに伊″給されているアドレスデータを配憶する。また
、スイッチ回路４３は端子４３ａに「１−ルベルの信号
が供給されることによって端子４３ｂから１−１」
レベルのアドレス送出命令信号を送出し、この信号と同
期して端子４３ｄから「０」レベルの表示禁止信号を送
出する０このため、アドレスラッチ回路３は端子３ｃに
供給されたアドレス送出命令信号によって、記憶したア
ドレスデータをメモリ４１に供給し、また表示信号発生
回路５２は端子５２ｍに供給される表示禁止信号が供給
されることによって、端子５２ｄに表示データを送出し
なくなる。この結果、表示禁止信号の発生している期間
ＴＩ の間は、表示器５３に表示データが供給されない
ので表示が７− 行なわれない。
タ装置の動作は次の通りである。コンピュータ１がデー
タの処理を行なっている時は端子１ａ にアドレスデー
タが送出さね５、コンピュータ１の内部メそりが使われ
る状愈によって、ある時は端子１ｂからリード信号が送
出され、またある時は端子１ｃからライト信号が送出さ
れる。今、トリガ信号発生回路２のスイッチ２１．２２
の両方を閉としておけば、リード信号またはライト信号
のいずれの信号が発生しても、この信号はオア回路２３
を介してトリガ信号発生器２４に供給されるので、トリ
ガ信月発生益２４は第２図（＆）に示すトリガ・信号を
発生して、このトリガ信号をアドレスラッチ回路３の端
子３ａとスイッチ１０ｉ路４３の端子４３ａｉ／ｉ：供
給する。このため、アドレスラッチ回路３は端子３ａに
「１」 レベルの信号が供給されることによって端子３
ｂに伊″給されているアドレスデータを配憶する。また
、スイッチ回路４３は端子４３ａに「１−ルベルの信号
が供給されることによって端子４３ｂから１−１」
レベルのアドレス送出命令信号を送出し、この信号と同
期して端子４３ｄから「０」レベルの表示禁止信号を送
出する０このため、アドレスラッチ回路３は端子３ｃに
供給されたアドレス送出命令信号によって、記憶したア
ドレスデータをメモリ４１に供給し、また表示信号発生
回路５２は端子５２ｍに供給される表示禁止信号が供給
されることによって、端子５２ｄに表示データを送出し
なくなる。この結果、表示禁止信号の発生している期間
ＴＩ の間は、表示器５３に表示データが供給されない
ので表示が７− 行なわれない。
一方、スイッチ回路４３は第２図の（Ｃ）に示すように
、時点ｔ３以前は「１」 レベルの信号をメモリ４１の
端子４１ｍに供給しているので、メモリ４１は端子４１
ｂに供給されているアドレスデータによって指定され゛
る記憶個所のデータを端子４１ｅから送出している。そ
して、時点ｔ１に達するとスイッチ回路４３は（、）に
示す「１」 レベルのデータ取込信号を端子４３ｅか
ら送出するので、加算回路４２は端子４２ａが「１」
レベルになることによって、端子４２ｂ４Ｃ供給されて
いるメモリ４１からのデータを取込む。データ取込信号
が終了すると時点ｔ２においてスイッチ回路４３は端子
４３ｆから（ｆ）に示す「１」 レベルの加算信号を発
生するので、加算回路４２は端子４２ｃが「１」レベル
になることによって、取込んだ加算信号の値に１を加算
して端子４２ｂから送出する。そして、時点ｔ３におい
て、スイッチ回路４３は端子４３ｃから（ｃ）に示す「
０」 レベルのライト信号を発生するので、メモリ４１
は端子４１ａが「０」 レベルになること８− によって加算回路４２から供給されているデータを端子
４１ｂ Ｋ供給されるアドレスデータで指定される個所
に書込む。このため、メモリ４１は最初に記憶していた
データの値に１が加えられた値が記憶されることになる
。電源投入時はメモリ４１の記憶内容がリセットされて
いるので記憶内容は「０」 となっており、最初にコン
ピュータ１からアドレスデータが送出された後における
メモリ４１の記憶内容は「１」になる０このことはコン
ピュータ１からリード信号またはライト信号が送出され
た時にコンピュータ１から送出されるアドレスデータの
発生回数、すなわちメモリのうちそのアト１／スデータ
で指定される記憶個所のアクセス回数がメモリ４１に記
憶されることになる。その後、コンピュータ１からアド
レスデータと、リード信号またはライト信号が発生する
度にアドレスデータによって指定される個所のデータが
その都度１加算される。第３図はこの時の動作を示した
もので、（ａ）はコンピュータ１の端子１ａから一列と
して８０００番地のアドレスデータがアドレスラツ雉路
の端子３ｂに供給され記憶される状態を示している。（
ｂ）はアドレスラッチ回路３で記憶された８０００番地
のアドレスデータがメモリ４１の端子４１ｂに供給され
ており、メモリ４１の８０００番地に記憶されていた例
えば１を表わすデータがメモリ４１から読出されて加算
回路４２の端子４２ｂに供給され、加算回路４２に取込
まれている状態を示している。（Ｃ）は加算回路４２に
取込壕れたデータに１が加算された２を表わす加算結果
が加算回路４２からメモリ４１の端子４１ｅに供給され
、この値がメモリ４１の記憶個所のうちアドレスラッチ
回路３から端子４１ｂに供給される８０００番地に書込
まれている状態を示している。
、時点ｔ３以前は「１」 レベルの信号をメモリ４１の
端子４１ｍに供給しているので、メモリ４１は端子４１
ｂに供給されているアドレスデータによって指定され゛
る記憶個所のデータを端子４１ｅから送出している。そ
して、時点ｔ１に達するとスイッチ回路４３は（、）に
示す「１」 レベルのデータ取込信号を端子４３ｅか
ら送出するので、加算回路４２は端子４２ａが「１」
レベルになることによって、端子４２ｂ４Ｃ供給されて
いるメモリ４１からのデータを取込む。データ取込信号
が終了すると時点ｔ２においてスイッチ回路４３は端子
４３ｆから（ｆ）に示す「１」 レベルの加算信号を発
生するので、加算回路４２は端子４２ｃが「１」レベル
になることによって、取込んだ加算信号の値に１を加算
して端子４２ｂから送出する。そして、時点ｔ３におい
て、スイッチ回路４３は端子４３ｃから（ｃ）に示す「
０」 レベルのライト信号を発生するので、メモリ４１
は端子４１ａが「０」 レベルになること８− によって加算回路４２から供給されているデータを端子
４１ｂ Ｋ供給されるアドレスデータで指定される個所
に書込む。このため、メモリ４１は最初に記憶していた
データの値に１が加えられた値が記憶されることになる
。電源投入時はメモリ４１の記憶内容がリセットされて
いるので記憶内容は「０」 となっており、最初にコン
ピュータ１からアドレスデータが送出された後における
メモリ４１の記憶内容は「１」になる０このことはコン
ピュータ１からリード信号またはライト信号が送出され
た時にコンピュータ１から送出されるアドレスデータの
発生回数、すなわちメモリのうちそのアト１／スデータ
で指定される記憶個所のアクセス回数がメモリ４１に記
憶されることになる。その後、コンピュータ１からアド
レスデータと、リード信号またはライト信号が発生する
度にアドレスデータによって指定される個所のデータが
その都度１加算される。第３図はこの時の動作を示した
もので、（ａ）はコンピュータ１の端子１ａから一列と
して８０００番地のアドレスデータがアドレスラツ雉路
の端子３ｂに供給され記憶される状態を示している。（
ｂ）はアドレスラッチ回路３で記憶された８０００番地
のアドレスデータがメモリ４１の端子４１ｂに供給され
ており、メモリ４１の８０００番地に記憶されていた例
えば１を表わすデータがメモリ４１から読出されて加算
回路４２の端子４２ｂに供給され、加算回路４２に取込
まれている状態を示している。（Ｃ）は加算回路４２に
取込壕れたデータに１が加算された２を表わす加算結果
が加算回路４２からメモリ４１の端子４１ｅに供給され
、この値がメモリ４１の記憶個所のうちアドレスラッチ
回路３から端子４１ｂに供給される８０００番地に書込
まれている状態を示している。
コンピュータ１はデータ処理を行なっていない期間には
端子１ｂ、Ｉｅからリード信号もライト信号も送出して
いない。このためトリガ信号発生器２４はトリガ信号を
発生していないので、スイッチ回路４３は端子４３ｄか
ら「１」 レベルの信号を発生し、表示信号発生回路５
２の端子５２ａを「１」レベルとするので、端子５２ｅ
からメモリ４１の記憶エリヤを掃引するアドレス信号を
送出し、メモリ４１の端子４１ｂに供給すると共に、こ
れと同一の信号を端子５２ｄから送出する０この結果、
メモリ４１の記憶エリヤのうち、表示エリヤ切換器５１
で決められたエリヤのアドレスが掃引され、そのエリヤ
に記憶されていたデータがメモリ４１の端子４１ｅから
読出され、表示信号発生回路５２の端子５２ｅに供給さ
れる。この時、表示信号発生回路５２の端子５２ａは「
１」レベルとなっているため、端子５２ｅに供給された
データも端子５２ｄから送出される。この結果、表示器
５３には表示するデータが記憶されているアドレスを掃
引する信づと、表示するためにメモリ４１から読出され
たデータの両方が表示器５３に供給される０これらのデ
ータが表示器５３に供給されると表示器には第４図のよ
うな映像が表示される。第４図において横軸はアドレス
、縦軸はアクセス回数を表わしており、ＸｌからＸ２
ｔでのアドレスは表示信号発生回路５２の端子５２ｅか
ら送出されるアドレスデータによって指定されるもので
あり、アクセス１１− 回数はメモリ４１から読出されたデータに対応するもの
である。このように、メモリ４１から読出したデータを
表示器５３で表示すると、表示された映像は各アドレス
毎のアクセス回数として表示され、例えばプログラム中
のループは（（イ）として、サブルーチンは（ロ）とし
て、スタックは（ハ）として表示される。なお、第４図
はに）の位置をオフセットとして、この位置を基準にし
たアクセス回数を表示している。このように表示するこ
とによって（ホ）に示すように使用していないアドレス
がアクセスされている場合は異常な動作をしているとい
うことを直ちに発見することができる。また、第４図は
ＸｌからＸ２″！ｆ、でのアドレスを表示しているがλ
表示エリヤ切換器５１を適当に切換えることによって、
更に広いアドレス範囲を表示することも、狭いアドレス
範囲を表示することもできる０また、以上の説明はスイ
ッチ２１．２２の両方を閉とした時の状態であるが、い
ずれか一方のスイッチだけを閉とすることによってリー
ド信号またはライト信号が発生する時におけるメモリの
アクセス回１２− 数を表示させることができる。
端子１ｂ、Ｉｅからリード信号もライト信号も送出して
いない。このためトリガ信号発生器２４はトリガ信号を
発生していないので、スイッチ回路４３は端子４３ｄか
ら「１」 レベルの信号を発生し、表示信号発生回路５
２の端子５２ａを「１」レベルとするので、端子５２ｅ
からメモリ４１の記憶エリヤを掃引するアドレス信号を
送出し、メモリ４１の端子４１ｂに供給すると共に、こ
れと同一の信号を端子５２ｄから送出する０この結果、
メモリ４１の記憶エリヤのうち、表示エリヤ切換器５１
で決められたエリヤのアドレスが掃引され、そのエリヤ
に記憶されていたデータがメモリ４１の端子４１ｅから
読出され、表示信号発生回路５２の端子５２ｅに供給さ
れる。この時、表示信号発生回路５２の端子５２ａは「
１」レベルとなっているため、端子５２ｅに供給された
データも端子５２ｄから送出される。この結果、表示器
５３には表示するデータが記憶されているアドレスを掃
引する信づと、表示するためにメモリ４１から読出され
たデータの両方が表示器５３に供給される０これらのデ
ータが表示器５３に供給されると表示器には第４図のよ
うな映像が表示される。第４図において横軸はアドレス
、縦軸はアクセス回数を表わしており、ＸｌからＸ２
ｔでのアドレスは表示信号発生回路５２の端子５２ｅか
ら送出されるアドレスデータによって指定されるもので
あり、アクセス１１− 回数はメモリ４１から読出されたデータに対応するもの
である。このように、メモリ４１から読出したデータを
表示器５３で表示すると、表示された映像は各アドレス
毎のアクセス回数として表示され、例えばプログラム中
のループは（（イ）として、サブルーチンは（ロ）とし
て、スタックは（ハ）として表示される。なお、第４図
はに）の位置をオフセットとして、この位置を基準にし
たアクセス回数を表示している。このように表示するこ
とによって（ホ）に示すように使用していないアドレス
がアクセスされている場合は異常な動作をしているとい
うことを直ちに発見することができる。また、第４図は
ＸｌからＸ２″！ｆ、でのアドレスを表示しているがλ
表示エリヤ切換器５１を適当に切換えることによって、
更に広いアドレス範囲を表示することも、狭いアドレス
範囲を表示することもできる０また、以上の説明はスイ
ッチ２１．２２の両方を閉とした時の状態であるが、い
ずれか一方のスイッチだけを閉とすることによってリー
ド信号またはライト信号が発生する時におけるメモリの
アクセス回１２− 数を表示させることができる。
以上説明したようにこの発明に係るメモリデータモニタ
装置は、メモリの各アドレスがアクセスされる回数を記
憶しておき、このメモリのアクセスが行なわれていない
時に記憶したデータを表示するものであるため、コンピ
ュータに影響を与えることなくメモリのアクセス回数が
監視できるので、プログラムのデバッグが容易に行なえ
るという効果を有する。
装置は、メモリの各アドレスがアクセスされる回数を記
憶しておき、このメモリのアクセスが行なわれていない
時に記憶したデータを表示するものであるため、コンピ
ュータに影響を与えることなくメモリのアクセス回数が
監視できるので、プログラムのデバッグが容易に行なえ
るという効果を有する。
第１図はこの発明に係る装置の一実施例を示すブロック
図、第２図は第１図におけるスイッチ回路の出力信号の
波形を表わす波形図、第３図は第１図の動作を説明する
ための図、第４図は表示画面を表わす図である。 １・００．コンピュータ、２＠０．・トリガ信号発生回
路、３・・・・アドレスラッチ回路、４・・・・データ
変換回路、５・拳・・表示回路、４１・・−・メモリ、
４２・・ｅ・加算回路、４３・・・−スイッチ回路、５
２−・・・表示信号発生回路、５３・・・・表示器。 特許出願人 日立電子株式会社 代理人山川政樹（ｌ丘か１名） １５− ３３７− ＾＾＾＾＾へ Ｏｔ３ ０ ℃ Φ −＋＋＋＋
＋＋＋＋＋＋−
図、第２図は第１図におけるスイッチ回路の出力信号の
波形を表わす波形図、第３図は第１図の動作を説明する
ための図、第４図は表示画面を表わす図である。 １・００．コンピュータ、２＠０．・トリガ信号発生回
路、３・・・・アドレスラッチ回路、４・・・・データ
変換回路、５・拳・・表示回路、４１・・−・メモリ、
４２・・ｅ・加算回路、４３・・・−スイッチ回路、５
２−・・・表示信号発生回路、５３・・・・表示器。 特許出願人 日立電子株式会社 代理人山川政樹（ｌ丘か１名） １５− ３３７− ＾＾＾＾＾へ Ｏｔ３ ０ ℃ Φ −＋＋＋＋
＋＋＋＋＋＋−
Claims (1)
- モニタを行なう処理装置からコントロール信号が供給さ
れた時にトリガ信号を発生するトリガ信号発生回路と、
とのトリガ信号が供給された時には入力端子に供給され
ているデータを記憶し、アドレス出力命令信号が供給さ
れた時には記憶しているデータを送出するアドレスラッ
チ回路と、トリガ信号が供給された時にアドレス出力命
令信号および表示禁止信号を所定時間出力するとともに
アドレスラッチ回路から供給されるアドレスデータによ
って指定される記憶個所に記憶されているデータの値を
その値に１を加算した値に書換えるデータ変換回路と、
表示禁止信号の供給されていない時にデータ変換回路に
記憶されているデータを表示する表示回路とから構成さ
れるメモリデータモニタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022549A JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022549A JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148962A true JPS59148962A (ja) | 1984-08-25 |
Family
ID=12085914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022549A Pending JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307546A (ja) * | 1987-06-09 | 1988-12-15 | Hitachi Ltd | プログラムテストの評価方法および装置 |
| JPH07191882A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | メモリアクセス頻度測定方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54840A (en) * | 1977-06-06 | 1979-01-06 | Toshiba Corp | Display unit for program progress state |
| JPS5580163A (en) * | 1978-12-13 | 1980-06-17 | Mitsubishi Electric Corp | Calculation unit for appreciation of computer system |
-
1983
- 1983-02-14 JP JP58022549A patent/JPS59148962A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54840A (en) * | 1977-06-06 | 1979-01-06 | Toshiba Corp | Display unit for program progress state |
| JPS5580163A (en) * | 1978-12-13 | 1980-06-17 | Mitsubishi Electric Corp | Calculation unit for appreciation of computer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307546A (ja) * | 1987-06-09 | 1988-12-15 | Hitachi Ltd | プログラムテストの評価方法および装置 |
| JPH07191882A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | メモリアクセス頻度測定方式 |
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