JPS59148962A - メモリデ−タモニタ装置 - Google Patents
メモリデ−タモニタ装置Info
- Publication number
- JPS59148962A JPS59148962A JP58022549A JP2254983A JPS59148962A JP S59148962 A JPS59148962 A JP S59148962A JP 58022549 A JP58022549 A JP 58022549A JP 2254983 A JP2254983 A JP 2254983A JP S59148962 A JPS59148962 A JP S59148962A
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- JP
- Japan
- Prior art keywords
- data
- terminal
- supplied
- signal
- address
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は処理装置、例えげマイクロコンピュータにお
けるアドレスの使用回数をモニタするメモリデータモニ
タ装置に関するものである。
けるアドレスの使用回数をモニタするメモリデータモニ
タ装置に関するものである。
一般に、コンピュータはその内部においてデータの転送
を行ないながらデータの処理を行なっている。この場合
、データの一時的な転送先のメモリにRAMが使用され
、このRAMのどのエリヤにデータを転送するかは、プ
ログラムによって決定しているが、プログラムは人手に
よって作るものであるため誤シが発生し易い。このため
従来は試行錯誤によってプログラムの誤まりを検出する
デバッグを行なっていたが、この作業は多大な時間を要
するため、効率的にプログラムのデバッグが行なえる装
置の開発が望まれていた。
を行ないながらデータの処理を行なっている。この場合
、データの一時的な転送先のメモリにRAMが使用され
、このRAMのどのエリヤにデータを転送するかは、プ
ログラムによって決定しているが、プログラムは人手に
よって作るものであるため誤シが発生し易い。このため
従来は試行錯誤によってプログラムの誤まりを検出する
デバッグを行なっていたが、この作業は多大な時間を要
するため、効率的にプログラムのデバッグが行なえる装
置の開発が望まれていた。
したがってこの発明の目的は、効率的にプログラムのデ
バッグを行なうためのメモリデータモニタを提供するこ
とにある。
バッグを行なうためのメモリデータモニタを提供するこ
とにある。
このような目的を達成するためにこの発明は、RAMの
各アドレスがアクセスされる回数を記憶しておき、コン
ピュータがデータ処理動作を行なっていない時に記憶内
容を表示するようにしたものである。以下、実施例を示
す図面を用いてこの発明の詳細な説明する〇 〔実施例〕 第1図はこの発明の一実施例を示すブロック図である。
各アドレスがアクセスされる回数を記憶しておき、コン
ピュータがデータ処理動作を行なっていない時に記憶内
容を表示するようにしたものである。以下、実施例を示
す図面を用いてこの発明の詳細な説明する〇 〔実施例〕 第1図はこの発明の一実施例を示すブロック図である。
同図において、1はコンピュータであり、その内部で使
用しているアドレスデータおよびコントロール信号が外
部に送出されるように疫っており、端子1aからアドレ
スデータが送出され、コントロール信号すなわちリード
信号およびライト信号のうち、リード信号は端子1bを
介して出力され、ライト信号は端子1cを介して出力さ
れるようになっている。2はトリガ信号発生回路であり
、スイッチ21,22、オア回路23、入力信号が供給
された時は所定時間だけトリガ信号を発生するトリガ信
号発生器24から構成されている。3はアドレスラッチ
回路であり、端子3aに「1」 レベルの信号が供給さ
れている時は端子3bに供給されているアドレスデータ
を記憶し、端子3cに「1」 レベルの信号が供給さ
れている時は記憶しているアドレスデータを出力するよ
うになっている。4はデータ変換回路であり、メモリ4
1、加算回路42、スイッチ回路43から構成されてい
る。これらの回路のうちメモリ41は、端子41m に
「1」レベルの信号が供給されている時にL端子41b
に供給されているアドレスデータで指定される記憶個所
の記憶データを端子41eから出力し、端子41aに「
0」 レベルの信号が供給されている時には端子41
eに供給されているデータを端子4Toに供給されるア
ドレス信号によって指定される記憶個所に記憶するよう
になっている。
用しているアドレスデータおよびコントロール信号が外
部に送出されるように疫っており、端子1aからアドレ
スデータが送出され、コントロール信号すなわちリード
信号およびライト信号のうち、リード信号は端子1bを
介して出力され、ライト信号は端子1cを介して出力さ
れるようになっている。2はトリガ信号発生回路であり
、スイッチ21,22、オア回路23、入力信号が供給
された時は所定時間だけトリガ信号を発生するトリガ信
号発生器24から構成されている。3はアドレスラッチ
回路であり、端子3aに「1」 レベルの信号が供給さ
れている時は端子3bに供給されているアドレスデータ
を記憶し、端子3cに「1」 レベルの信号が供給さ
れている時は記憶しているアドレスデータを出力するよ
うになっている。4はデータ変換回路であり、メモリ4
1、加算回路42、スイッチ回路43から構成されてい
る。これらの回路のうちメモリ41は、端子41m に
「1」レベルの信号が供給されている時にL端子41b
に供給されているアドレスデータで指定される記憶個所
の記憶データを端子41eから出力し、端子41aに「
0」 レベルの信号が供給されている時には端子41
eに供給されているデータを端子4Toに供給されるア
ドレス信号によって指定される記憶個所に記憶するよう
になっている。
加算回路42は端子42aに「1」レベルの信号が供給
された時に端子42bに供給されているデータを取込み
、端子42eに「1」レベルの信号が供給された時に取
込んだデータが表わす値に1を加算して、加算結果を端
子42bから出力するようになっている。
された時に端子42bに供給されているデータを取込み
、端子42eに「1」レベルの信号が供給された時に取
込んだデータが表わす値に1を加算して、加算結果を端
子42bから出力するようになっている。
3−
スイッチ回路43は端子43mに第2図(、)に示すト
リガ信号が供給された時、端子43b〜43fより第2
図(b)〜(f)に示す信号を出力するようになってお
り、トリガ信号が端子43aに供給されると端子43b
から(b)に示す「1」 レベルのアドレス出力命令信
号が期間T1にわたって送出され、端子43dから(d
)に示す「0」 レベルの表示禁止信号がアドレス出力
命令信号と同期して期間T1にわたって送出されるよう
になっている。また、このスイッチ回路43はトリガ信
号が供給された後の時点t1において、端子43eから
(、)に示す「1」 レベルのデータ取込信号を発生し
、この信号が終了した後、時点t2において(f)に示
す「1」レベルの加算信号を端子43fから発生するよ
うになっている。そして加算信号が終了した後、時点t
3において(c)に示す「0」 レベルの書込信号を端
子43cから送出するようになっている。このため、デ
ータ変換回路4は全体として次の動作を行なうようにな
っている。すなわち、トリガ信号がスイッチ回路43の
端子43mに供給された時に、スイッチ回路4− 43は端子43bからアドレス出力命令信号を送出する
とともに端子43dからアドレス出力命令信号に同期し
て表示禁止信号を送出する。そして、アドレスラッチ回
路3からメモリ41の端子41bに供給されているアド
レスデータによって指定されるメモリ41の記憶個所に
記憶されたデータが読み出され、加算回路42によって
読み出された値に1が加算され、加算結果はメモリ41
の端子41bに供給されているアドレスデータによって
指定される記憶個所に記憶される05は表示回路であり
、表示エリヤ切換器51、表示信号発生回路52、表示
器53から構成されている。そして、表示エリヤ切換器
51はメモリ41の記憶エリヤのうち表示器53に表示
するエリヤを決定する信号を発生する01献表示信号発
生回路52は端子52mに「1」レベルの信号が供給さ
れている期間は端子52bに供給される信号によって決
まるメモリ41の記憶エリヤのうち、表示器53によっ
て表示される部分に対応して掃引されるアドレスデータ
を端子52cおよび端子52dから送出するようになっ
ており、端子52dは更に端子52eに供給されるデー
タも送出するようになっている。また、この表示信号発
生回路52は端子52aにrOJ レベルの信号が供給
されている期間は端子52cおよび端子52dからデー
タを送出しないようになっている。
リガ信号が供給された時、端子43b〜43fより第2
図(b)〜(f)に示す信号を出力するようになってお
り、トリガ信号が端子43aに供給されると端子43b
から(b)に示す「1」 レベルのアドレス出力命令信
号が期間T1にわたって送出され、端子43dから(d
)に示す「0」 レベルの表示禁止信号がアドレス出力
命令信号と同期して期間T1にわたって送出されるよう
になっている。また、このスイッチ回路43はトリガ信
号が供給された後の時点t1において、端子43eから
(、)に示す「1」 レベルのデータ取込信号を発生し
、この信号が終了した後、時点t2において(f)に示
す「1」レベルの加算信号を端子43fから発生するよ
うになっている。そして加算信号が終了した後、時点t
3において(c)に示す「0」 レベルの書込信号を端
子43cから送出するようになっている。このため、デ
ータ変換回路4は全体として次の動作を行なうようにな
っている。すなわち、トリガ信号がスイッチ回路43の
端子43mに供給された時に、スイッチ回路4− 43は端子43bからアドレス出力命令信号を送出する
とともに端子43dからアドレス出力命令信号に同期し
て表示禁止信号を送出する。そして、アドレスラッチ回
路3からメモリ41の端子41bに供給されているアド
レスデータによって指定されるメモリ41の記憶個所に
記憶されたデータが読み出され、加算回路42によって
読み出された値に1が加算され、加算結果はメモリ41
の端子41bに供給されているアドレスデータによって
指定される記憶個所に記憶される05は表示回路であり
、表示エリヤ切換器51、表示信号発生回路52、表示
器53から構成されている。そして、表示エリヤ切換器
51はメモリ41の記憶エリヤのうち表示器53に表示
するエリヤを決定する信号を発生する01献表示信号発
生回路52は端子52mに「1」レベルの信号が供給さ
れている期間は端子52bに供給される信号によって決
まるメモリ41の記憶エリヤのうち、表示器53によっ
て表示される部分に対応して掃引されるアドレスデータ
を端子52cおよび端子52dから送出するようになっ
ており、端子52dは更に端子52eに供給されるデー
タも送出するようになっている。また、この表示信号発
生回路52は端子52aにrOJ レベルの信号が供給
されている期間は端子52cおよび端子52dからデー
タを送出しないようになっている。
なお、各回路は電源投入時および装置行数扱者が必要に
応じてリセット操作を行なった時に、図示しないリセッ
ト回路から発生するリセット信号によってリセットされ
るようになっている。
応じてリセット操作を行なった時に、図示しないリセッ
ト回路から発生するリセット信号によってリセットされ
るようになっている。
このように構成されたこの発明に係るメモリデータモニ
タ装置の動作は次の通りである。コンピュータ1がデー
タの処理を行なっている時は端子1a にアドレスデー
タが送出さね5、コンピュータ1の内部メそりが使われ
る状愈によって、ある時は端子1bからリード信号が送
出され、またある時は端子1cからライト信号が送出さ
れる。今、トリガ信号発生回路2のスイッチ21.22
の両方を閉としておけば、リード信号またはライト信号
のいずれの信号が発生しても、この信号はオア回路23
を介してトリガ信号発生器24に供給されるので、トリ
ガ信月発生益24は第2図(&)に示すトリガ・信号を
発生して、このトリガ信号をアドレスラッチ回路3の端
子3aとスイッチ10i路43の端子43ai/i:供
給する。このため、アドレスラッチ回路3は端子3aに
「1」 レベルの信号が供給されることによって端子3
bに伊″給されているアドレスデータを配憶する。また
、スイッチ回路43は端子43aに「1−ルベルの信号
が供給されることによって端子43bから1−1」
レベルのアドレス送出命令信号を送出し、この信号と同
期して端子43dから「0」レベルの表示禁止信号を送
出する0このため、アドレスラッチ回路3は端子3cに
供給されたアドレス送出命令信号によって、記憶したア
ドレスデータをメモリ41に供給し、また表示信号発生
回路52は端子52mに供給される表示禁止信号が供給
されることによって、端子52dに表示データを送出し
なくなる。この結果、表示禁止信号の発生している期間
TI の間は、表示器53に表示データが供給されない
ので表示が7− 行なわれない。
タ装置の動作は次の通りである。コンピュータ1がデー
タの処理を行なっている時は端子1a にアドレスデー
タが送出さね5、コンピュータ1の内部メそりが使われ
る状愈によって、ある時は端子1bからリード信号が送
出され、またある時は端子1cからライト信号が送出さ
れる。今、トリガ信号発生回路2のスイッチ21.22
の両方を閉としておけば、リード信号またはライト信号
のいずれの信号が発生しても、この信号はオア回路23
を介してトリガ信号発生器24に供給されるので、トリ
ガ信月発生益24は第2図(&)に示すトリガ・信号を
発生して、このトリガ信号をアドレスラッチ回路3の端
子3aとスイッチ10i路43の端子43ai/i:供
給する。このため、アドレスラッチ回路3は端子3aに
「1」 レベルの信号が供給されることによって端子3
bに伊″給されているアドレスデータを配憶する。また
、スイッチ回路43は端子43aに「1−ルベルの信号
が供給されることによって端子43bから1−1」
レベルのアドレス送出命令信号を送出し、この信号と同
期して端子43dから「0」レベルの表示禁止信号を送
出する0このため、アドレスラッチ回路3は端子3cに
供給されたアドレス送出命令信号によって、記憶したア
ドレスデータをメモリ41に供給し、また表示信号発生
回路52は端子52mに供給される表示禁止信号が供給
されることによって、端子52dに表示データを送出し
なくなる。この結果、表示禁止信号の発生している期間
TI の間は、表示器53に表示データが供給されない
ので表示が7− 行なわれない。
一方、スイッチ回路43は第2図の(C)に示すように
、時点t3以前は「1」 レベルの信号をメモリ41の
端子41mに供給しているので、メモリ41は端子41
bに供給されているアドレスデータによって指定され゛
る記憶個所のデータを端子41eから送出している。そ
して、時点t1に達するとスイッチ回路43は(、)に
示す「1」 レベルのデータ取込信号を端子43eか
ら送出するので、加算回路42は端子42aが「1」
レベルになることによって、端子42b4C供給されて
いるメモリ41からのデータを取込む。データ取込信号
が終了すると時点t2においてスイッチ回路43は端子
43fから(f)に示す「1」 レベルの加算信号を発
生するので、加算回路42は端子42cが「1」レベル
になることによって、取込んだ加算信号の値に1を加算
して端子42bから送出する。そして、時点t3におい
て、スイッチ回路43は端子43cから(c)に示す「
0」 レベルのライト信号を発生するので、メモリ41
は端子41aが「0」 レベルになること8− によって加算回路42から供給されているデータを端子
41b K供給されるアドレスデータで指定される個所
に書込む。このため、メモリ41は最初に記憶していた
データの値に1が加えられた値が記憶されることになる
。電源投入時はメモリ41の記憶内容がリセットされて
いるので記憶内容は「0」 となっており、最初にコン
ピュータ1からアドレスデータが送出された後における
メモリ41の記憶内容は「1」になる0このことはコン
ピュータ1からリード信号またはライト信号が送出され
た時にコンピュータ1から送出されるアドレスデータの
発生回数、すなわちメモリのうちそのアト1/スデータ
で指定される記憶個所のアクセス回数がメモリ41に記
憶されることになる。その後、コンピュータ1からアド
レスデータと、リード信号またはライト信号が発生する
度にアドレスデータによって指定される個所のデータが
その都度1加算される。第3図はこの時の動作を示した
もので、(a)はコンピュータ1の端子1aから一列と
して8000番地のアドレスデータがアドレスラツ雉路
の端子3bに供給され記憶される状態を示している。(
b)はアドレスラッチ回路3で記憶された8000番地
のアドレスデータがメモリ41の端子41bに供給され
ており、メモリ41の8000番地に記憶されていた例
えば1を表わすデータがメモリ41から読出されて加算
回路42の端子42bに供給され、加算回路42に取込
まれている状態を示している。(C)は加算回路42に
取込壕れたデータに1が加算された2を表わす加算結果
が加算回路42からメモリ41の端子41eに供給され
、この値がメモリ41の記憶個所のうちアドレスラッチ
回路3から端子41bに供給される8000番地に書込
まれている状態を示している。
、時点t3以前は「1」 レベルの信号をメモリ41の
端子41mに供給しているので、メモリ41は端子41
bに供給されているアドレスデータによって指定され゛
る記憶個所のデータを端子41eから送出している。そ
して、時点t1に達するとスイッチ回路43は(、)に
示す「1」 レベルのデータ取込信号を端子43eか
ら送出するので、加算回路42は端子42aが「1」
レベルになることによって、端子42b4C供給されて
いるメモリ41からのデータを取込む。データ取込信号
が終了すると時点t2においてスイッチ回路43は端子
43fから(f)に示す「1」 レベルの加算信号を発
生するので、加算回路42は端子42cが「1」レベル
になることによって、取込んだ加算信号の値に1を加算
して端子42bから送出する。そして、時点t3におい
て、スイッチ回路43は端子43cから(c)に示す「
0」 レベルのライト信号を発生するので、メモリ41
は端子41aが「0」 レベルになること8− によって加算回路42から供給されているデータを端子
41b K供給されるアドレスデータで指定される個所
に書込む。このため、メモリ41は最初に記憶していた
データの値に1が加えられた値が記憶されることになる
。電源投入時はメモリ41の記憶内容がリセットされて
いるので記憶内容は「0」 となっており、最初にコン
ピュータ1からアドレスデータが送出された後における
メモリ41の記憶内容は「1」になる0このことはコン
ピュータ1からリード信号またはライト信号が送出され
た時にコンピュータ1から送出されるアドレスデータの
発生回数、すなわちメモリのうちそのアト1/スデータ
で指定される記憶個所のアクセス回数がメモリ41に記
憶されることになる。その後、コンピュータ1からアド
レスデータと、リード信号またはライト信号が発生する
度にアドレスデータによって指定される個所のデータが
その都度1加算される。第3図はこの時の動作を示した
もので、(a)はコンピュータ1の端子1aから一列と
して8000番地のアドレスデータがアドレスラツ雉路
の端子3bに供給され記憶される状態を示している。(
b)はアドレスラッチ回路3で記憶された8000番地
のアドレスデータがメモリ41の端子41bに供給され
ており、メモリ41の8000番地に記憶されていた例
えば1を表わすデータがメモリ41から読出されて加算
回路42の端子42bに供給され、加算回路42に取込
まれている状態を示している。(C)は加算回路42に
取込壕れたデータに1が加算された2を表わす加算結果
が加算回路42からメモリ41の端子41eに供給され
、この値がメモリ41の記憶個所のうちアドレスラッチ
回路3から端子41bに供給される8000番地に書込
まれている状態を示している。
コンピュータ1はデータ処理を行なっていない期間には
端子1b、Ieからリード信号もライト信号も送出して
いない。このためトリガ信号発生器24はトリガ信号を
発生していないので、スイッチ回路43は端子43dか
ら「1」 レベルの信号を発生し、表示信号発生回路5
2の端子52aを「1」レベルとするので、端子52e
からメモリ41の記憶エリヤを掃引するアドレス信号を
送出し、メモリ41の端子41bに供給すると共に、こ
れと同一の信号を端子52dから送出する0この結果、
メモリ41の記憶エリヤのうち、表示エリヤ切換器51
で決められたエリヤのアドレスが掃引され、そのエリヤ
に記憶されていたデータがメモリ41の端子41eから
読出され、表示信号発生回路52の端子52eに供給さ
れる。この時、表示信号発生回路52の端子52aは「
1」レベルとなっているため、端子52eに供給された
データも端子52dから送出される。この結果、表示器
53には表示するデータが記憶されているアドレスを掃
引する信づと、表示するためにメモリ41から読出され
たデータの両方が表示器53に供給される0これらのデ
ータが表示器53に供給されると表示器には第4図のよ
うな映像が表示される。第4図において横軸はアドレス
、縦軸はアクセス回数を表わしており、XlからX2
tでのアドレスは表示信号発生回路52の端子52eか
ら送出されるアドレスデータによって指定されるもので
あり、アクセス11− 回数はメモリ41から読出されたデータに対応するもの
である。このように、メモリ41から読出したデータを
表示器53で表示すると、表示された映像は各アドレス
毎のアクセス回数として表示され、例えばプログラム中
のループは((イ)として、サブルーチンは(ロ)とし
て、スタックは(ハ)として表示される。なお、第4図
はに)の位置をオフセットとして、この位置を基準にし
たアクセス回数を表示している。このように表示するこ
とによって(ホ)に示すように使用していないアドレス
がアクセスされている場合は異常な動作をしているとい
うことを直ちに発見することができる。また、第4図は
XlからX2″!f、でのアドレスを表示しているがλ
表示エリヤ切換器51を適当に切換えることによって、
更に広いアドレス範囲を表示することも、狭いアドレス
範囲を表示することもできる0また、以上の説明はスイ
ッチ21.22の両方を閉とした時の状態であるが、い
ずれか一方のスイッチだけを閉とすることによってリー
ド信号またはライト信号が発生する時におけるメモリの
アクセス回12− 数を表示させることができる。
端子1b、Ieからリード信号もライト信号も送出して
いない。このためトリガ信号発生器24はトリガ信号を
発生していないので、スイッチ回路43は端子43dか
ら「1」 レベルの信号を発生し、表示信号発生回路5
2の端子52aを「1」レベルとするので、端子52e
からメモリ41の記憶エリヤを掃引するアドレス信号を
送出し、メモリ41の端子41bに供給すると共に、こ
れと同一の信号を端子52dから送出する0この結果、
メモリ41の記憶エリヤのうち、表示エリヤ切換器51
で決められたエリヤのアドレスが掃引され、そのエリヤ
に記憶されていたデータがメモリ41の端子41eから
読出され、表示信号発生回路52の端子52eに供給さ
れる。この時、表示信号発生回路52の端子52aは「
1」レベルとなっているため、端子52eに供給された
データも端子52dから送出される。この結果、表示器
53には表示するデータが記憶されているアドレスを掃
引する信づと、表示するためにメモリ41から読出され
たデータの両方が表示器53に供給される0これらのデ
ータが表示器53に供給されると表示器には第4図のよ
うな映像が表示される。第4図において横軸はアドレス
、縦軸はアクセス回数を表わしており、XlからX2
tでのアドレスは表示信号発生回路52の端子52eか
ら送出されるアドレスデータによって指定されるもので
あり、アクセス11− 回数はメモリ41から読出されたデータに対応するもの
である。このように、メモリ41から読出したデータを
表示器53で表示すると、表示された映像は各アドレス
毎のアクセス回数として表示され、例えばプログラム中
のループは((イ)として、サブルーチンは(ロ)とし
て、スタックは(ハ)として表示される。なお、第4図
はに)の位置をオフセットとして、この位置を基準にし
たアクセス回数を表示している。このように表示するこ
とによって(ホ)に示すように使用していないアドレス
がアクセスされている場合は異常な動作をしているとい
うことを直ちに発見することができる。また、第4図は
XlからX2″!f、でのアドレスを表示しているがλ
表示エリヤ切換器51を適当に切換えることによって、
更に広いアドレス範囲を表示することも、狭いアドレス
範囲を表示することもできる0また、以上の説明はスイ
ッチ21.22の両方を閉とした時の状態であるが、い
ずれか一方のスイッチだけを閉とすることによってリー
ド信号またはライト信号が発生する時におけるメモリの
アクセス回12− 数を表示させることができる。
以上説明したようにこの発明に係るメモリデータモニタ
装置は、メモリの各アドレスがアクセスされる回数を記
憶しておき、このメモリのアクセスが行なわれていない
時に記憶したデータを表示するものであるため、コンピ
ュータに影響を与えることなくメモリのアクセス回数が
監視できるので、プログラムのデバッグが容易に行なえ
るという効果を有する。
装置は、メモリの各アドレスがアクセスされる回数を記
憶しておき、このメモリのアクセスが行なわれていない
時に記憶したデータを表示するものであるため、コンピ
ュータに影響を与えることなくメモリのアクセス回数が
監視できるので、プログラムのデバッグが容易に行なえ
るという効果を有する。
第1図はこの発明に係る装置の一実施例を示すブロック
図、第2図は第1図におけるスイッチ回路の出力信号の
波形を表わす波形図、第3図は第1図の動作を説明する
ための図、第4図は表示画面を表わす図である。 1・00.コンピュータ、2@0.・トリガ信号発生回
路、3・・・・アドレスラッチ回路、4・・・・データ
変換回路、5・拳・・表示回路、41・・−・メモリ、
42・・e・加算回路、43・・・−スイッチ回路、5
2−・・・表示信号発生回路、53・・・・表示器。 特許出願人 日立電子株式会社 代理人山川政樹(l丘か1名) 15− 337− ^^^^^へ Ot3 0 ℃ Φ −++++
++++++−
図、第2図は第1図におけるスイッチ回路の出力信号の
波形を表わす波形図、第3図は第1図の動作を説明する
ための図、第4図は表示画面を表わす図である。 1・00.コンピュータ、2@0.・トリガ信号発生回
路、3・・・・アドレスラッチ回路、4・・・・データ
変換回路、5・拳・・表示回路、41・・−・メモリ、
42・・e・加算回路、43・・・−スイッチ回路、5
2−・・・表示信号発生回路、53・・・・表示器。 特許出願人 日立電子株式会社 代理人山川政樹(l丘か1名) 15− 337− ^^^^^へ Ot3 0 ℃ Φ −++++
++++++−
Claims (1)
- モニタを行なう処理装置からコントロール信号が供給さ
れた時にトリガ信号を発生するトリガ信号発生回路と、
とのトリガ信号が供給された時には入力端子に供給され
ているデータを記憶し、アドレス出力命令信号が供給さ
れた時には記憶しているデータを送出するアドレスラッ
チ回路と、トリガ信号が供給された時にアドレス出力命
令信号および表示禁止信号を所定時間出力するとともに
アドレスラッチ回路から供給されるアドレスデータによ
って指定される記憶個所に記憶されているデータの値を
その値に1を加算した値に書換えるデータ変換回路と、
表示禁止信号の供給されていない時にデータ変換回路に
記憶されているデータを表示する表示回路とから構成さ
れるメモリデータモニタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58022549A JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58022549A JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59148962A true JPS59148962A (ja) | 1984-08-25 |
Family
ID=12085914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58022549A Pending JPS59148962A (ja) | 1983-02-14 | 1983-02-14 | メモリデ−タモニタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59148962A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63307546A (ja) * | 1987-06-09 | 1988-12-15 | Hitachi Ltd | プログラムテストの評価方法および装置 |
JPH07191882A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | メモリアクセス頻度測定方式 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54840A (en) * | 1977-06-06 | 1979-01-06 | Toshiba Corp | Display unit for program progress state |
JPS5580163A (en) * | 1978-12-13 | 1980-06-17 | Mitsubishi Electric Corp | Calculation unit for appreciation of computer system |
-
1983
- 1983-02-14 JP JP58022549A patent/JPS59148962A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54840A (en) * | 1977-06-06 | 1979-01-06 | Toshiba Corp | Display unit for program progress state |
JPS5580163A (en) * | 1978-12-13 | 1980-06-17 | Mitsubishi Electric Corp | Calculation unit for appreciation of computer system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63307546A (ja) * | 1987-06-09 | 1988-12-15 | Hitachi Ltd | プログラムテストの評価方法および装置 |
JPH07191882A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | メモリアクセス頻度測定方式 |
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