JPS59147513A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS59147513A JPS59147513A JP2062983A JP2062983A JPS59147513A JP S59147513 A JPS59147513 A JP S59147513A JP 2062983 A JP2062983 A JP 2062983A JP 2062983 A JP2062983 A JP 2062983A JP S59147513 A JPS59147513 A JP S59147513A
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- JP
- Japan
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- trs
- transistor
- voltage
- circuit
- transistors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はエレクトロニクス分野において電気信２ ・
ミ゛ 信号を制御するだめの電子回路、詳しくは、利得制御回
路に関するものである。
ミ゛ 信号を制御するだめの電子回路、詳しくは、利得制御回
路に関するものである。
従来例の構成とその問題点
第１図は利得制御回路の従来例回路である。第１図にお
いてトランジスタＱ１のベースにハ抵抗Ｒ１を介して電
圧Ｅムが供給されると同時に信号電圧ｖ１が結合容量Ｃ
１から入力端子Ｐ１を経由して入力される様になってい
る。
いてトランジスタＱ１のベースにハ抵抗Ｒ１を介して電
圧Ｅムが供給されると同時に信号電圧ｖ１が結合容量Ｃ
１から入力端子Ｐ１を経由して入力される様になってい
る。
ここで動作の説明を容易にするため、回路構成中の各ｌ
・ランジスタは理想的なものと仮定すれば、トランジス
タＱ＋のコレクク電流工１はベースバイアス電圧Ｅムに
よる直流分と信号入力による交流分とが重畳された流れ
ている。また、トランジスタＱ２．Ｑ５は差動増幅器を
構成する様に接続されておす、＋−ランジスタＱ２のコ
レクタは直接に電源ＶＱＯに、もう一方のトランジスタ
Ｑ３のコレクタは抵抗Ｒ２を通して電源Ｖｃｃに接続し
、抵抗Ｒ２とトランジスタＱ５のコレクタとの接続点か
ら出力を端子Ｐ２に導ひき、さらに差動増幅器を構成ス
ルトランジスタＱ２．Ｑ３のベースには利得を制御する
電圧ＥＢが加えられている。
・ランジスタは理想的なものと仮定すれば、トランジス
タＱ＋のコレクク電流工１はベースバイアス電圧Ｅムに
よる直流分と信号入力による交流分とが重畳された流れ
ている。また、トランジスタＱ２．Ｑ５は差動増幅器を
構成する様に接続されておす、＋−ランジスタＱ２のコ
レクタは直接に電源ＶＱＯに、もう一方のトランジスタ
Ｑ３のコレクタは抵抗Ｒ２を通して電源Ｖｃｃに接続し
、抵抗Ｒ２とトランジスタＱ５のコレクタとの接続点か
ら出力を端子Ｐ２に導ひき、さらに差動増幅器を構成ス
ルトランジスタＱ２．Ｑ３のベースには利得を制御する
電圧ＥＢが加えられている。
なおＲ３１ｄ）ランジスタＱ１のエミッタ抵抗である。
以」−説明した回路において制御電圧Ｅｃ ＝ ＯＶで
は前記差動増幅器を構成するトランジスタＱ２゜Ｑ３は
平衡状態となるので、前述した様に、直流分に交流が重
畳されたトランジスタＱ１のコレクタ電流１１が２分さ
れてトランジスタＱ２． Ｑｓ ハ同じだけ流れる
。したがって、抵抗Ｒ２にはトランジヌタＱ３に流れる
直流分電流工３が流れるため端子Ｐ２（７）直流電圧Ｖ
ｐ２は、Ｖｌ）２ ＝ Ｖｃｃ−Ｒ２−１３となり、こ
の直流電圧を中心にして交流電圧が出力される。交流出
力信号のレベルを制御するためには制御電圧Ｅｅを変化
させれば １−ランジヌタＱ２．Ｑ３に流れる電流配分
が変化する。即ち、１−ランジスタＱ２のベース電圧を
基準として ｌ・ランジヌタＱ３のベース電圧が高くな
ると トランジスタＱ２の電流は減少、Ｑ３の電流は増
加して端子Ｐ２の直流電圧は低く、交流信号は大きくな
り、逆にトランジスタＱ３のベース電圧が低くなるとＱ
２゜Ｑ５の電流は前者と全く逆になり端子Ｐ２の直流電
圧は高く、交流信号は小さくなる。上述した端子Ｐ２の
出力を他の回路と直結する場合、利得を制御することに
より発生する直流型Ｌ「の変化が他の回路の動作点電圧
を変えることになり、直結回路を構成することが困難に
なる。特に集積回路では結合容量の省略とピン数の削減
から回路同士を直′ 結する場合の大きな問題となる。
は前記差動増幅器を構成するトランジスタＱ２゜Ｑ３は
平衡状態となるので、前述した様に、直流分に交流が重
畳されたトランジスタＱ１のコレクタ電流１１が２分さ
れてトランジスタＱ２． Ｑｓ ハ同じだけ流れる
。したがって、抵抗Ｒ２にはトランジヌタＱ３に流れる
直流分電流工３が流れるため端子Ｐ２（７）直流電圧Ｖ
ｐ２は、Ｖｌ）２ ＝ Ｖｃｃ−Ｒ２−１３となり、こ
の直流電圧を中心にして交流電圧が出力される。交流出
力信号のレベルを制御するためには制御電圧Ｅｅを変化
させれば １−ランジヌタＱ２．Ｑ３に流れる電流配分
が変化する。即ち、１−ランジスタＱ２のベース電圧を
基準として ｌ・ランジヌタＱ３のベース電圧が高くな
ると トランジスタＱ２の電流は減少、Ｑ３の電流は増
加して端子Ｐ２の直流電圧は低く、交流信号は大きくな
り、逆にトランジスタＱ３のベース電圧が低くなるとＱ
２゜Ｑ５の電流は前者と全く逆になり端子Ｐ２の直流電
圧は高く、交流信号は小さくなる。上述した端子Ｐ２の
出力を他の回路と直結する場合、利得を制御することに
より発生する直流型Ｌ「の変化が他の回路の動作点電圧
を変えることになり、直結回路を構成することが困難に
なる。特に集積回路では結合容量の省略とピン数の削減
から回路同士を直′ 結する場合の大きな問題となる。
発明の目的
本発明はこの様な問題点を解決するもので信号レベルを
制御する増幅器において信号レベルの制御によって起る
直流レベルの変化を除去した利得制御回路を提供するこ
とにある。
制御する増幅器において信号レベルの制御によって起る
直流レベルの変化を除去した利得制御回路を提供するこ
とにある。
発明の構成
本発明は、要約すると、第１および第２の１−ランジヌ
タで差動増幅回路を構成し、前記第１．第２の各トラン
ジスタのコレクタに、それぞし第３゜第４のトランジス
タ」：りなるエミッタ共通結合トランジスタ対および第
５．第６のトランジヌタよりなるエミッタ共通結合ｌ・
ランジスタ苅の各エミッタを接続し、前記第４と同第６
の各１−ランシヌ５ 、 、 夕のベース同士および前記第３と同第６の各トランジヌ
タのベース同士を、各々、共通接続し、その一方の共通
接続したベースに制御用電圧を供給し、前記第３．第６
の各トランジスタのコレクタを電源に接続するとともに
、前記第４．第６の各トランジスタのコレクタに電流ミ
ラー同番を負荷接続してなる利得制御回路であり、これ
によって利得を変化させても、出力の直流レペ〜は不変
の利得制御回路が実現できる。
タで差動増幅回路を構成し、前記第１．第２の各トラン
ジスタのコレクタに、それぞし第３゜第４のトランジス
タ」：りなるエミッタ共通結合トランジスタ対および第
５．第６のトランジヌタよりなるエミッタ共通結合ｌ・
ランジスタ苅の各エミッタを接続し、前記第４と同第６
の各１−ランシヌ５ 、 、 夕のベース同士および前記第３と同第６の各トランジヌ
タのベース同士を、各々、共通接続し、その一方の共通
接続したベースに制御用電圧を供給し、前記第３．第６
の各トランジスタのコレクタを電源に接続するとともに
、前記第４．第６の各トランジスタのコレクタに電流ミ
ラー同番を負荷接続してなる利得制御回路であり、これ
によって利得を変化させても、出力の直流レペ〜は不変
の利得制御回路が実現できる。
実施例の説明
第２図は、本発明の具体的な実施回路図で、トランジス
タＱ４〜Ｑ１１、抵抗Ｒ４〜Ｒ７で利得制御回路を構成
し、さらに、トランジスタＱ＋２〜Ｑ１４および抵抗Ｒ
８〜Ｒ１４は前記利得制御回路の電圧源を構成している
。
タＱ４〜Ｑ１１、抵抗Ｒ４〜Ｒ７で利得制御回路を構成
し、さらに、トランジスタＱ＋２〜Ｑ１４および抵抗Ｒ
８〜Ｒ１４は前記利得制御回路の電圧源を構成している
。
以下、第２図の回路で、各トランジスタ素子は理想的な
ものとして、動作の説明を行なう。
ものとして、動作の説明を行なう。
差動接続したトランジスタＱ４．Ｑｓのベースには抵抗
Ｒ４，Ｒ５を通して電圧源からバイアス電圧Ｋｃが与え
られるのでトランジスタのベース・エミッタ電圧をＶＢ
ＫとするとトランジスタＱ４及びＱ５のＴ−ミッタ電圧
ＶＱ４Ｒ＝ ＶＱ５１１ ハＶｑ４ｘ ＝ Ｖｑｓｘ
＝ Ｅｃ−ＷＢｘ −＝（１）従って、抵抗
Ｒ６に流れる電流工Ｒ６は■１１６−Σｃ −ＶＢ冨
／Ｒ６ 叉、差動接続されたトランジスタＱ４．Ｑ５は平衡して
いるので両トランジヌクのコレクタ電流ＩＱ４０ 、
ＩＱ５Ｇはそれぞれ前記電流工Ｒ６が２分されてＩ１
６／２づつ流れ、それぞれのコレクタに接続されている
トランジスタＱＡ、Ｑ７およびトランジスタＱａ、Ｑｑ
の各差動接続されたトランジスタ対の電流源となる。前
記トランジスタＱ６．Ｑ９のベースには電圧源からＥＢ
なるバイアス電圧が供給サレ、一方、トランジスタＱ７
．ＱＢのベースには端子Ｐ３から前記バイアス電圧Ｅｎ
を中心にした制御電圧Ｅｎ±△Ｖが加わるものとすれば
、前記電流ＩＱ４Ｃ，Ｉｑｓｃは制御電圧によってＱ６
． 、 Ｑ７およびＱ８．Ｑ９に分配されて流れ、トラ
ンジスタＱ６とＱ９のコレクタ電流ＩＱ６Ｃ，ＩＱ９Ｃ
およびＱ７ 、 ＱＢのコレクタ電流ＩＱ７Ｃ、ＩＱ８
Ｇの電流は共に変化するがその値は相等しく ＩＱ７Ｃ
＝ ＩＱ８０である。更に！・−’ｊンンスタＱｙ、Ｑ
ｓのコレクタにハ１−ランシヌタＱｊＯ，Ｑｌｌからな
る電流ミラー回路を構成する能動負荷が接続されている
のでＩＱ７Ｃは前記電流ミラー回路を経てＩＱＮＧとし
てトランジスタＱ８のコレクタに流れ込む。ここで電流
ミラー回路の電流比が１であれば、ＩＱ７Ｃ＝ Ｉｑ＋
＋であり、前述した様にＩＱ７ ＝ ＩＱ［］であるか
らＩｑ＋＋ｃ −ＩＱ８１Ｃ＝０となり直流電流はバラ
ンスし、端子Ｐ４に出力される直流電圧は、抵抗Ｒ７を
経由して供給されるバイアス電圧Ｅｚとなる。
Ｒ４，Ｒ５を通して電圧源からバイアス電圧Ｋｃが与え
られるのでトランジスタのベース・エミッタ電圧をＶＢ
ＫとするとトランジスタＱ４及びＱ５のＴ−ミッタ電圧
ＶＱ４Ｒ＝ ＶＱ５１１ ハＶｑ４ｘ ＝ Ｖｑｓｘ
＝ Ｅｃ−ＷＢｘ −＝（１）従って、抵抗
Ｒ６に流れる電流工Ｒ６は■１１６−Σｃ −ＶＢ冨
／Ｒ６ 叉、差動接続されたトランジスタＱ４．Ｑ５は平衡して
いるので両トランジヌクのコレクタ電流ＩＱ４０ 、
ＩＱ５Ｇはそれぞれ前記電流工Ｒ６が２分されてＩ１
６／２づつ流れ、それぞれのコレクタに接続されている
トランジスタＱＡ、Ｑ７およびトランジスタＱａ、Ｑｑ
の各差動接続されたトランジスタ対の電流源となる。前
記トランジスタＱ６．Ｑ９のベースには電圧源からＥＢ
なるバイアス電圧が供給サレ、一方、トランジスタＱ７
．ＱＢのベースには端子Ｐ３から前記バイアス電圧Ｅｎ
を中心にした制御電圧Ｅｎ±△Ｖが加わるものとすれば
、前記電流ＩＱ４Ｃ，Ｉｑｓｃは制御電圧によってＱ６
． 、 Ｑ７およびＱ８．Ｑ９に分配されて流れ、トラ
ンジスタＱ６とＱ９のコレクタ電流ＩＱ６Ｃ，ＩＱ９Ｃ
およびＱ７ 、 ＱＢのコレクタ電流ＩＱ７Ｃ、ＩＱ８
Ｇの電流は共に変化するがその値は相等しく ＩＱ７Ｃ
＝ ＩＱ８０である。更に！・−’ｊンンスタＱｙ、Ｑ
ｓのコレクタにハ１−ランシヌタＱｊＯ，Ｑｌｌからな
る電流ミラー回路を構成する能動負荷が接続されている
のでＩＱ７Ｃは前記電流ミラー回路を経てＩＱＮＧとし
てトランジスタＱ８のコレクタに流れ込む。ここで電流
ミラー回路の電流比が１であれば、ＩＱ７Ｃ＝ Ｉｑ＋
＋であり、前述した様にＩＱ７ ＝ ＩＱ［］であるか
らＩｑ＋＋ｃ −ＩＱ８１Ｃ＝０となり直流電流はバラ
ンスし、端子Ｐ４に出力される直流電圧は、抵抗Ｒ７を
経由して供給されるバイアス電圧Ｅｚとなる。
ｌ・ランジスタＱ７およびＱ８のコレクタ？［ｆｆ１Ｉ
Ｑ７０ 、 ＩＱ８Ｇは端子Ｐ３から供給する制御電
圧によって変化するが共に同じだけ変化するので抵抗Ｒ
７には直流電流が流れることなく端子Ｐ４の直流電圧は
ＥＩ＋の電圧を保つことになる。
Ｑ７０ 、 ＩＱ８Ｇは端子Ｐ３から供給する制御電
圧によって変化するが共に同じだけ変化するので抵抗Ｒ
７には直流電流が流れることなく端子Ｐ４の直流電圧は
ＥＩ＋の電圧を保つことになる。
次に端子Ｐ５から結合コンデンサＣを通して交流信号を
入力した場合の動作について述べると、トランジスタＱ
４．Ｑ５は差動回路を構成しているので端子Ｐ５から入
力された交流電圧によって流れるトランジスタＱ４．Ｑ
５の交流電流は絶剖伯が等しく互いに逆極性に流れる。
入力した場合の動作について述べると、トランジスタＱ
４．Ｑ５は差動回路を構成しているので端子Ｐ５から入
力された交流電圧によって流れるトランジスタＱ４．Ｑ
５の交流電流は絶剖伯が等しく互いに逆極性に流れる。
このときの交流電流の変化分をそれぞれ△ＩＱ４（＋。
△ＩＱｓｃとすると端子Ｐ３の制御電圧によって前述し
た直流動作と同様にトランジスタＱ６とＱ７．および同
Ｑ８とＱ９に分配され、Ｑ７．ＱＢのコレクタには互い
に逆極性で絶対値の等しい交流電流△ｌ９７Ｇ、△ＩＱ
８Ｃが流れる。
た直流動作と同様にトランジスタＱ６とＱ７．および同
Ｑ８とＱ９に分配され、Ｑ７．ＱＢのコレクタには互い
に逆極性で絶対値の等しい交流電流△ｌ９７Ｇ、△ＩＱ
８Ｃが流れる。
前述の交流電流△ＩＱ７Ｇ 、をトランジスタＱ１０゜
Ｑｌｌの電流ミラー回路で電流を反転して前記電流△Ｉ
Ｑ８Ｃと合成するとＱｌｌとＱ８のコレクク電流の信号
による交流成分は互いに逆方向に変化して両者の差電流
が抵抗Ｒ７を通って電圧源Ｅｘに流れ込んだυ電圧源Ｅ
Ｒから流れ出したシする。この電流は入力信号による″
電流変化であるから抵抗Ｒ７の両端には入力信号成分の
信号電圧が出力されたことになる。
Ｑｌｌの電流ミラー回路で電流を反転して前記電流△Ｉ
Ｑ８Ｃと合成するとＱｌｌとＱ８のコレクク電流の信号
による交流成分は互いに逆方向に変化して両者の差電流
が抵抗Ｒ７を通って電圧源Ｅｘに流れ込んだυ電圧源Ｅ
Ｒから流れ出したシする。この電流は入力信号による″
電流変化であるから抵抗Ｒ７の両端には入力信号成分の
信号電圧が出力されたことになる。
発明の効果
以上の説明から明らかな様に本発明では増幅器の利得を
変えるだめに制御電圧を変化させても、９ 。
変えるだめに制御電圧を変化させても、９ 。
直流分は常に平衡して流れるので端子Ｐ４の動作点電圧
は常時一定となり、交流信号に対しては差動的に動作す
るだめ制御電圧を変化させるに伴なって制御された信号
出力を得ることが出来る。しだがって、本発明では端子
Ｐ４を他の回路に直結する場合、直流の動点電圧を電圧
源Ｅｘによって任意に選ぶことが出来るとともに交流信
号の制御による直流レベルの変動が全くない利得制御回
路が得られる。
は常時一定となり、交流信号に対しては差動的に動作す
るだめ制御電圧を変化させるに伴なって制御された信号
出力を得ることが出来る。しだがって、本発明では端子
Ｐ４を他の回路に直結する場合、直流の動点電圧を電圧
源Ｅｘによって任意に選ぶことが出来るとともに交流信
号の制御による直流レベルの変動が全くない利得制御回
路が得られる。
第１図は利得制御回路の従来例の回路図、第２図は本発
明を説明するだめの具体回路図を示めす。 Ｑ＋〜Ｑ１１・・・・・・トランジスタ、Ｒ＋へＲ１４
・・・・・・抵抗、Ｐ１〜Ｐ５・・・・・・端子、Ｃ＋
、 （ｉ・・・・・・結合（外部）コンデンサ、Ｅム
〜Ｅｘ・・・・・・バイアス電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図
明を説明するだめの具体回路図を示めす。 Ｑ＋〜Ｑ１１・・・・・・トランジスタ、Ｒ＋へＲ１４
・・・・・・抵抗、Ｐ１〜Ｐ５・・・・・・端子、Ｃ＋
、 （ｉ・・・・・・結合（外部）コンデンサ、Ｅム
〜Ｅｘ・・・・・・バイアス電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図
Claims (1)
- 第１及び第２のトランジスタで差動増幅回路を構成し、
前記第１．第２の各トランジスタのコレクタにそれぞれ
第３．第４のトランジスタよりなるエミッタ共通結合ト
ランジスタ対および第６゜第６のトランジスタよシなる
エミッタ共通結合トランジスタ対の各エミッタを接続し
、前記第４と第５の各トランジスタのベース同士および
第３と第６の各トランジスタのベース同士を各々、共通
接続し、その一方の共通接続したベースに制御用電圧を
供給し、前記第３．第６の各トランジスタのコレクタを
電源に接続するとともに前記第４゜第５の各トランジス
タのコレクタに電流ミラー回路“を負荷接続してなる利
得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062983A JPS59147513A (ja) | 1983-02-10 | 1983-02-10 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062983A JPS59147513A (ja) | 1983-02-10 | 1983-02-10 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147513A true JPS59147513A (ja) | 1984-08-23 |
Family
ID=12032524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062983A Pending JPS59147513A (ja) | 1983-02-10 | 1983-02-10 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147513A (ja) |
-
1983
- 1983-02-10 JP JP2062983A patent/JPS59147513A/ja active Pending
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