JPS59147452A - 半導体抵抗装置 - Google Patents
半導体抵抗装置Info
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- JPS59147452A JPS59147452A JP2159583A JP2159583A JPS59147452A JP S59147452 A JPS59147452 A JP S59147452A JP 2159583 A JP2159583 A JP 2159583A JP 2159583 A JP2159583 A JP 2159583A JP S59147452 A JPS59147452 A JP S59147452A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はJC(″+!−導体集積回路装置)に内蔵する
抵抗、特にピンチ抵抗装置に関する。
抵抗、特にピンチ抵抗装置に関する。
バイポーラ型ICにおいて抵抗を形成する場合、バイポ
ーラトランジスタのベース拡散領域やエミッタ拡散領域
をそのまま抵抗として使用する以外に、第1図に示すよ
うにベース拡散領域2の上にエミッタ拡散領域3を重ね
て、基体1とエミッタ拡散領域3とにはさまれたベース
拡it領域を高抵抗のピンチ抵抗Rとして利用すること
(↓知られている。このピンチ抵抗Rはベース拡散領域
の両端部に電極A、Bを設けて端子とし、ベース拡散領
域の電位のバランスをとるためにエミッタ拡散領域の一
部に電極Cを設けてここから高電位(VCC)に接続す
るようにしている。
ーラトランジスタのベース拡散領域やエミッタ拡散領域
をそのまま抵抗として使用する以外に、第1図に示すよ
うにベース拡散領域2の上にエミッタ拡散領域3を重ね
て、基体1とエミッタ拡散領域3とにはさまれたベース
拡it領域を高抵抗のピンチ抵抗Rとして利用すること
(↓知られている。このピンチ抵抗Rはベース拡散領域
の両端部に電極A、Bを設けて端子とし、ベース拡散領
域の電位のバランスをとるためにエミッタ拡散領域の一
部に電極Cを設けてここから高電位(VCC)に接続す
るようにしている。
この電位Cは通常ベース拡散領域2とエミッタ拡散領域
3と重なった部分に設けられているがエミッタ拡散領域
表面に接触させた電極のA[(アルミニウム)が基体の
Si(シリコン)と合金してAlが拡散領域内に深く入
りこみ、ベース拡散領域2との境界部4に電界集中しゃ
すく耐圧の低下を来たすことが問題となった。
3と重なった部分に設けられているがエミッタ拡散領域
表面に接触させた電極のA[(アルミニウム)が基体の
Si(シリコン)と合金してAlが拡散領域内に深く入
りこみ、ベース拡散領域2との境界部4に電界集中しゃ
すく耐圧の低下を来たすことが問題となった。
本発明は上記問題を解決するためのものであり、その目
的は抵抗を有する半導体装置の破壊防止(破壊強度の向
上)高品質化にあろう 〔発明の概要〕 ト記目的を達成するための本発明はピンチ抵抗装置にお
いて、エミッタ拡散領域からの高電位取り出し電極をベ
ース拡散領域からずらせた位置に設けることによって、
電砿直下で電界を緩和し、破壊強度の向−4にを可能と
するものであろっ〔実施例〕 第2図〜第4図は接合アイソレーション部による一つの
半導体の島領域内のピンチ抵抗に本発明を適用17た場
合の一実施例を示す。このうち、第2図は平面図であり
、第3図、第4図は第2図におけるx−x’切断面及び
Y−Y’切断面を示1ものであろう 同図において、5はp−型Si基板(サブストレート)
、1はこの基板の上にエピタキシャル成長させたn型S
1層(Si基体)、2はp型ベース拡散領域でその両端
に電極A、Bが設けられる。
的は抵抗を有する半導体装置の破壊防止(破壊強度の向
上)高品質化にあろう 〔発明の概要〕 ト記目的を達成するための本発明はピンチ抵抗装置にお
いて、エミッタ拡散領域からの高電位取り出し電極をベ
ース拡散領域からずらせた位置に設けることによって、
電砿直下で電界を緩和し、破壊強度の向−4にを可能と
するものであろっ〔実施例〕 第2図〜第4図は接合アイソレーション部による一つの
半導体の島領域内のピンチ抵抗に本発明を適用17た場
合の一実施例を示す。このうち、第2図は平面図であり
、第3図、第4図は第2図におけるx−x’切断面及び
Y−Y’切断面を示1ものであろう 同図において、5はp−型Si基板(サブストレート)
、1はこの基板の上にエピタキシャル成長させたn型S
1層(Si基体)、2はp型ベース拡散領域でその両端
に電極A、Bが設けられる。
3はml型エミ’7タ拡散領域で第2図に示すようにベ
ース領域より横(水平方向)にはみ出すように広く形成
し、はみ出した部分に電極Cをコンタクトさせている。
ース領域より横(水平方向)にはみ出すように広く形成
し、はみ出した部分に電極Cをコンタクトさせている。
同図において、6はp型拡散によるアイソレーション部
、7はn+型埋込層、8はベースエミッタ拡散時に生成
された酸化膜(S i Ot膜短ある。
、7はn+型埋込層、8はベースエミッタ拡散時に生成
された酸化膜(S i Ot膜短ある。
このようなピンチ抵抗においCは、エミ、ツタ拡P1.
n+型領域よりの電極Cのコンタクトの位置をベース拡
散領域から外へずらせることにより、第4図で示すよう
に′WL極CのAkがS1中に合金化したとしても、電
極C直下部(4)にはp型ベース拡散領域による接合部
が存在せず、同じ導電型の+1型工ピタキシヤル層1と
隣り合うものであるため、電界の集中がなく破壊強度の
向上が実現できる。
n+型領域よりの電極Cのコンタクトの位置をベース拡
散領域から外へずらせることにより、第4図で示すよう
に′WL極CのAkがS1中に合金化したとしても、電
極C直下部(4)にはp型ベース拡散領域による接合部
が存在せず、同じ導電型の+1型工ピタキシヤル層1と
隣り合うものであるため、電界の集中がなく破壊強度の
向上が実現できる。
以上実施例で述べた本発明によればピンチ抵抗において
高電位となる領域におけろ破壊強度の向上が可能であり
、リーク電流対策としても有効であり、半導体装置の高
信頼性、高品質化に寄与できる。本発明によるピンチ抵
抗の形成は、拡散マスクのパターンを代えるだけでよく
、従来の製造プロセスをそのまま使用できる。
高電位となる領域におけろ破壊強度の向上が可能であり
、リーク電流対策としても有効であり、半導体装置の高
信頼性、高品質化に寄与できる。本発明によるピンチ抵
抗の形成は、拡散マスクのパターンを代えるだけでよく
、従来の製造プロセスをそのまま使用できる。
第1図はこれまでのピンチ抵抗の一例を示す縦断面図で
ある。 第2図〜第4図は本発明によるピンチ抵抗の一実施例を
示し、このうち、第2図は平面図、第3図は第2図にお
けるx−x’切断断面図、第4図は同じ<Y−Y’切断
断面図である。 1・・・半導体基体、2・・・ベース拡散領域、3・・
・エミッタ拡散領域、4・・・耐圧低下部、5・・・p
型基板、6−・・アイソレーション部、7・・・埋込層
、8・・・酸化膜。 =276
ある。 第2図〜第4図は本発明によるピンチ抵抗の一実施例を
示し、このうち、第2図は平面図、第3図は第2図にお
けるx−x’切断断面図、第4図は同じ<Y−Y’切断
断面図である。 1・・・半導体基体、2・・・ベース拡散領域、3・・
・エミッタ拡散領域、4・・・耐圧低下部、5・・・p
型基板、6−・・アイソレーション部、7・・・埋込層
、8・・・酸化膜。 =276
Claims (1)
- 1、第1導電型半導体基体の表面に第2導電型領域が形
成され上記第2導電型領域の表面の一部および上記基体
の表面の一部にわたって第1導電型高濃度領域が形成さ
れ、上記基体と第1導電型高濃度領域にはさまれた第2
導電型領域を抵抗領域とした半導体抵抗装置であって、
上記第1導電型高濃度領域からの電極取り出し部を第2
導電型領域からずらせた位置に設けることを特徴とする
半導体抵抗装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2159583A JPS59147452A (ja) | 1983-02-14 | 1983-02-14 | 半導体抵抗装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2159583A JPS59147452A (ja) | 1983-02-14 | 1983-02-14 | 半導体抵抗装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59147452A true JPS59147452A (ja) | 1984-08-23 |
JPH0430187B2 JPH0430187B2 (ja) | 1992-05-21 |
Family
ID=12059385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2159583A Granted JPS59147452A (ja) | 1983-02-14 | 1983-02-14 | 半導体抵抗装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59147452A (ja) |
-
1983
- 1983-02-14 JP JP2159583A patent/JPS59147452A/ja active Granted
Non-Patent Citations (1)
Title |
---|
ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS=1977 * |
Also Published As
Publication number | Publication date |
---|---|
JPH0430187B2 (ja) | 1992-05-21 |
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