JPS5913785B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5913785B2 JPS5913785B2 JP53105852A JP10585278A JPS5913785B2 JP S5913785 B2 JPS5913785 B2 JP S5913785B2 JP 53105852 A JP53105852 A JP 53105852A JP 10585278 A JP10585278 A JP 10585278A JP S5913785 B2 JPS5913785 B2 JP S5913785B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- flop
- run control
- area
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【発明の詳細な説明】
本発明は、情報を処理するための情報処理装置に関し、
特に複数のプロセッサを持つ情報処理装置に関する。
特に複数のプロセッサを持つ情報処理装置に関する。
従来、この種の情報処理装置で、各プロセッサのスター
トストップの制御は、全部一せいにあるいは個別にスイ
ッチで行われていた。
トストップの制御は、全部一せいにあるいは個別にスイ
ッチで行われていた。
また、スイッチを使用しない場合は電源ＯＮで一せいに
スタートする等の方法がとられていた。したがつて、ボ
ルト命令を実行すれば自分自身のプロセッサをストップ
させることはできるが、他のプロセッサを直接ストップ
させたわ、−たんストップしているプロセッサを他のプ
ロセッサが任意の番地からスタートさせることは、でき
なかつた。本発明は各プロセッサが共通にアクセスでき
る共通メモリのアドレス空間上に各プロセッサ毎のスタ
ートアドレスエリヤとランコントロールフリップフロッ
プとを設けて、各プロセッサ間で他のプロセッサに対し
て自由にスタートストップの制御を行えるようにした装
置を提供するものである。
スタートする等の方法がとられていた。したがつて、ボ
ルト命令を実行すれば自分自身のプロセッサをストップ
させることはできるが、他のプロセッサを直接ストップ
させたわ、−たんストップしているプロセッサを他のプ
ロセッサが任意の番地からスタートさせることは、でき
なかつた。本発明は各プロセッサが共通にアクセスでき
る共通メモリのアドレス空間上に各プロセッサ毎のスタ
ートアドレスエリヤとランコントロールフリップフロッ
プとを設けて、各プロセッサ間で他のプロセッサに対し
て自由にスタートストップの制御を行えるようにした装
置を提供するものである。
本発明によれば、複数台のプロセッサと、共通メモリと
を持つ情報処理装置において、前記プロセッサは前記共
通メモリを介して相互に接続されておサ、前記共通メモ
リのアドレス空間に前記プロセッサ１台毎にスタートア
ドレスエリヤと、ランコントロールフリップフロップと
を設けた情報処理装置が得られる。次に本発明の実施例
について、図面を参照して説明する。
を持つ情報処理装置において、前記プロセッサは前記共
通メモリを介して相互に接続されておサ、前記共通メモ
リのアドレス空間に前記プロセッサ１台毎にスタートア
ドレスエリヤと、ランコントロールフリップフロップと
を設けた情報処理装置が得られる。次に本発明の実施例
について、図面を参照して説明する。
ここでは２台のプロセッサを使用した例について説明す
る。
る。
図面を参照すると、本発明の実施例はプロセッサ１、専
用メモリ２、共通バスカプラ３は専用バス４で接続され
、プロセッサ１１、専用メモリ１２、共通バスカプラ１
３は、専用バス１４で接続され、共通バスカプラ３、共
通バスカプラ１３と共通メモリ２２は、共通バス２１で
接続され、共通メモリ２２のアドレス空間内にはプロセ
ッサ１のスタートアドレスエリヤ２３、プロセッサ１１
のスタートアドレスエリヤ２４、ランコントロールフリ
ップフロップエリヤ２５が含まれており、ランコ／トロ
ールフリツプフロツプエリヤ２５のビットにはランコン
トロールフリツプフロップ２６が割付けられており、ビ
ツト１にはランコントロールフリツプフロツプ２ｒが割
付けられている。
用メモリ２、共通バスカプラ３は専用バス４で接続され
、プロセッサ１１、専用メモリ１２、共通バスカプラ１
３は、専用バス１４で接続され、共通バスカプラ３、共
通バスカプラ１３と共通メモリ２２は、共通バス２１で
接続され、共通メモリ２２のアドレス空間内にはプロセ
ッサ１のスタートアドレスエリヤ２３、プロセッサ１１
のスタートアドレスエリヤ２４、ランコントロールフリ
ップフロップエリヤ２５が含まれており、ランコ／トロ
ールフリツプフロツプエリヤ２５のビットにはランコン
トロールフリツプフロップ２６が割付けられており、ビ
ツト１にはランコントロールフリツプフロツプ２ｒが割
付けられている。
ランコントロールフリツプフロツプ２６の出力はランコ
ントロール線５を通じてプロセツサ１のスタートストツ
プ動作を制御し同様にランコントロールフリツプフロツ
プ２７の出力はランコントロール線１５を通じて、プロ
セツサ１１のスタートストツプ動作を制御する。プロセ
ツサ１は専用メモリ２あるいは、共通メモリ２２上にあ
るプログラムにしたがつて、情報を処理してゆく。
ントロール線５を通じてプロセツサ１のスタートストツ
プ動作を制御し同様にランコントロールフリツプフロツ
プ２７の出力はランコントロール線１５を通じて、プロ
セツサ１１のスタートストツプ動作を制御する。プロセ
ツサ１は専用メモリ２あるいは、共通メモリ２２上にあ
るプログラムにしたがつて、情報を処理してゆく。
同様にプロセツサ１１は、専用メモリ１２に、あるいは
共通メモリ２２上にあるプログラムにしたがつて、情報
を処理してゆく。それぞれのプロセツサが共通メモリ２
２にアクセスするときは、両方が同時にアクセスしない
ように制御を行うのが共通パスカプラ３、および共通バ
スカプラ１３である。２つのプロセツサが同時に共通メ
モリ２２をアクセスした場合には、どちらか一方のプロ
セツサは他のプロセツサのアクセスが終るまで待たされ
ることになる。
共通メモリ２２上にあるプログラムにしたがつて、情報
を処理してゆく。それぞれのプロセツサが共通メモリ２
２にアクセスするときは、両方が同時にアクセスしない
ように制御を行うのが共通パスカプラ３、および共通バ
スカプラ１３である。２つのプロセツサが同時に共通メ
モリ２２をアクセスした場合には、どちらか一方のプロ
セツサは他のプロセツサのアクセスが終るまで待たされ
ることになる。
共通メモリ２２のアドレス空間には、プログラム、デー
タを記憶するためのメモリエリヤ以外に、ランコントロ
ールフリツプフロツプエリヤ２５が割付けられている。
該エリヤのビツトガは、ランコントロールフリップフロ
ップ２６となつており、このビツトに「１」を薯込むと
、ランコントロール線５が「１」となつて、プロセツサ
１がスタートする。このときプロセツサ１は、共通メモ
リ２２のアドレス空間内にあるスタートアドレスエリヤ
２３から、スタート番地を持つて来てスタートするよう
に制御される。したがつて最初にプロセツサ１がランし
ており、プロセツサ１１がストツプしているときにプロ
セツサ１１を「１〆ｙノ」番地からスタートさせて、プ
ロセツサ１１が動きだしたらプロセツサ１をストツプさ
せるには、次のようにすれば良い。すなわち、まず、プ
ロセツサ１で実行されるプログラムは、共通メモリ２２
上のスタートアドレスエリヤ２４へ「１ｙノｙ」を井込
む。その後、ランコントロールフリツプフロツプエリヤ
２５のランコントロールフリツプフロツプ２ｒを「１」
にする。この動作によつてプロセツサ１１は［１１〆ｙ
」番地よりプログラムの実行を始め、ランコントロール
フリツプフロツプ２６に「ｙ」を書込んでプロセツサを
ストツプさせる。このようにして、他のプロセツサを任
意の番地から任意の時点で、プログラムによりスタート
させることができ、自分自身のプロセツサを含めて任意
の時点でストツプさせることができる。なお、本実施例
では、プロセツサの数を２個としたが、任意の個数の場
合に適用できることは旨うまでもない。なお、各プロセ
ツサは任意の時に共通パスを介して共通メモリのランコ
ントロールフリツプフロツプエリヤ２５を読み出すこと
ができるので、他のプロセツサの動作状態すなわちビツ
ト０１ビット１のフリツプフロツプ２６，２ｒの状態を
認識することを可能とするものである。
タを記憶するためのメモリエリヤ以外に、ランコントロ
ールフリツプフロツプエリヤ２５が割付けられている。
該エリヤのビツトガは、ランコントロールフリップフロ
ップ２６となつており、このビツトに「１」を薯込むと
、ランコントロール線５が「１」となつて、プロセツサ
１がスタートする。このときプロセツサ１は、共通メモ
リ２２のアドレス空間内にあるスタートアドレスエリヤ
２３から、スタート番地を持つて来てスタートするよう
に制御される。したがつて最初にプロセツサ１がランし
ており、プロセツサ１１がストツプしているときにプロ
セツサ１１を「１〆ｙノ」番地からスタートさせて、プ
ロセツサ１１が動きだしたらプロセツサ１をストツプさ
せるには、次のようにすれば良い。すなわち、まず、プ
ロセツサ１で実行されるプログラムは、共通メモリ２２
上のスタートアドレスエリヤ２４へ「１ｙノｙ」を井込
む。その後、ランコントロールフリツプフロツプエリヤ
２５のランコントロールフリツプフロツプ２ｒを「１」
にする。この動作によつてプロセツサ１１は［１１〆ｙ
」番地よりプログラムの実行を始め、ランコントロール
フリツプフロツプ２６に「ｙ」を書込んでプロセツサを
ストツプさせる。このようにして、他のプロセツサを任
意の番地から任意の時点で、プログラムによりスタート
させることができ、自分自身のプロセツサを含めて任意
の時点でストツプさせることができる。なお、本実施例
では、プロセツサの数を２個としたが、任意の個数の場
合に適用できることは旨うまでもない。なお、各プロセ
ツサは任意の時に共通パスを介して共通メモリのランコ
ントロールフリツプフロツプエリヤ２５を読み出すこと
ができるので、他のプロセツサの動作状態すなわちビツ
ト０１ビット１のフリツプフロツプ２６，２ｒの状態を
認識することを可能とするものである。
本発明は以七説明したように、複数台のプロセツサで構
成される情報処理装置において共通メモリアドレス空間
内に、１台毎のプロセッサに対応して、スタートアドレ
スエリヤと、ランコントロールフリップフロツプを持つ
ことにより、他のプロセツサの任意のアドレスからのス
タートおよびストツプがプログラムで自由に行える効果
がある。
成される情報処理装置において共通メモリアドレス空間
内に、１台毎のプロセッサに対応して、スタートアドレ
スエリヤと、ランコントロールフリップフロツプを持つ
ことにより、他のプロセツサの任意のアドレスからのス
タートおよびストツプがプログラムで自由に行える効果
がある。
図面は本発明の一実施例の概略ブロツクを示す図でちる
。 １：プロセツサ、２：専用メモリ、３：共通バスカプラ
、４：専用バス、５：ランコントロール線、１１：プロ
セツサ、１２：専用メモリ、１３：共通バスカプラ、１
４：専用バス、１５：ランコントロール線、２１：共通
バス ２２：共通メモリ、２３：スタートアドレスエリ
ヤ、２４：スタートアドレスエリヤ、２５：ランコント
ロールフリツプフロツプエリヤ、２６：ランコントロー
ルフリツプフロツプ、２ｒ：ランコントロールフリツプ
フロツプ。
。 １：プロセツサ、２：専用メモリ、３：共通バスカプラ
、４：専用バス、５：ランコントロール線、１１：プロ
セツサ、１２：専用メモリ、１３：共通バスカプラ、１
４：専用バス、１５：ランコントロール線、２１：共通
バス ２２：共通メモリ、２３：スタートアドレスエリ
ヤ、２４：スタートアドレスエリヤ、２５：ランコント
ロールフリツプフロツプエリヤ、２６：ランコントロー
ルフリツプフロツプ、２ｒ：ランコントロールフリツプ
フロツプ。
Claims (1)
- １ 共通バスを介して共通メモリに接続された複数のプ
ロセッサを有する情報処理装置において、前記共通メモ
リのアドレス空間内に前記複数のプロセッサに専用のス
タートアドレスエリアとランコントロールフリップフロ
ップエリアとを設け、前記ランコントロールフリップフ
ロップエリアの出力を対応する前記プロセッサに与えて
起動・停止を制御し、起動された前記プロセッサは対応
する前記スタートアドレスエリアに格納されたアドレス
をアクセスすることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53105852A JPS5913785B2 (ja) | 1978-08-29 | 1978-08-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53105852A JPS5913785B2 (ja) | 1978-08-29 | 1978-08-29 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5532192A JPS5532192A (en) | 1980-03-06 |
| JPS5913785B2 true JPS5913785B2 (ja) | 1984-03-31 |
Family
ID=14418519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53105852A Expired JPS5913785B2 (ja) | 1978-08-29 | 1978-08-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254388U (ja) * | 1985-09-25 | 1987-04-04 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213370A (ja) * | 1982-06-04 | 1983-12-12 | Hitachi Ltd | マイクロプログラム制御方式プロセツサ |
| JPS59180735A (ja) * | 1983-03-31 | 1984-10-13 | Fuji Facom Corp | マイクロプロセツサのプログラム変更方式 |
| JPS6133565A (ja) * | 1984-07-25 | 1986-02-17 | Fuji Electric Co Ltd | プログラムのロ−デイング方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378141A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Micro-multiprocessor system |
-
1978
- 1978-08-29 JP JP53105852A patent/JPS5913785B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378141A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Micro-multiprocessor system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254388U (ja) * | 1985-09-25 | 1987-04-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5532192A (en) | 1980-03-06 |
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