JPS59130425A - オ−ミツク電極の製造方法 - Google Patents
オ−ミツク電極の製造方法Info
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- JPS59130425A JPS59130425A JP410383A JP410383A JPS59130425A JP S59130425 A JPS59130425 A JP S59130425A JP 410383 A JP410383 A JP 410383A JP 410383 A JP410383 A JP 410383A JP S59130425 A JPS59130425 A JP S59130425A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は微細加工性の優れた低エネルギーＡｒイオンビ
ームエツチングによって半導体表面を清浄化しオーミッ
ク電極を製造する方法に関するものである。
ームエツチングによって半導体表面を清浄化しオーミッ
ク電極を製造する方法に関するものである。
（従来技術）
第１図は、従来のオーミック電極の製造方法を説明する
ために示した半導体素子の断面図である。
ために示した半導体素子の断面図である。
第１図において、１は半絶縁性ＧａＡｓ基板、２は厚さ
３０００Ｘ程度、キャリア密度Ｉ Ｘ １０１’ｃｍ−
５程度のｎ−ＧａＡｓ層、３はｎ−ＧａＡｓ層２とオー
ミ、り接合をなすＡｕ −Ｇｅ／Ｎ ｉ ／ Ａｕ電翫
、４はオーミック電極３を相互に分離する為のＳ ＩＯ
２絶縁膜である。このオーミック電極の製作においてＡ
ｕ −Ｇｅ ／ Ｎｉ ／ Ａｕ電極３の蒸着直前に、
ＳｉＯ□絶縁膜４に空けられた穴の中に表面を露出して
いるｎ−ＧａＡｓ表面２を化学的にエツチングして清浄
化しなければならない。
３０００Ｘ程度、キャリア密度Ｉ Ｘ １０１’ｃｍ−
５程度のｎ−ＧａＡｓ層、３はｎ−ＧａＡｓ層２とオー
ミ、り接合をなすＡｕ −Ｇｅ／Ｎ ｉ ／ Ａｕ電翫
、４はオーミック電極３を相互に分離する為のＳ ＩＯ
２絶縁膜である。このオーミック電極の製作においてＡ
ｕ −Ｇｅ ／ Ｎｉ ／ Ａｕ電極３の蒸着直前に、
ＳｉＯ□絶縁膜４に空けられた穴の中に表面を露出して
いるｎ−ＧａＡｓ表面２を化学的にエツチングして清浄
化しなければならない。
ところがＧａ Ａ、ｓ基板上に作られだＦＥＴ等の半導
体素子の集積度が上がるにつれて５ｔ０２絶縁膜４に空
けられた穴の大きさが小さくなり、化学的エツチングに
よるｒ、−ＧａＡｓ ２の表面のエツチングは気泡の発
生によって妨害され、清浄化の程度の面内分布にバラつ
きが発生し、オーミック電極の接触抵抗の再現性・面内
分布が悪くなるという欠点があった。
体素子の集積度が上がるにつれて５ｔ０２絶縁膜４に空
けられた穴の大きさが小さくなり、化学的エツチングに
よるｒ、−ＧａＡｓ ２の表面のエツチングは気泡の発
生によって妨害され、清浄化の程度の面内分布にバラつ
きが発生し、オーミック電極の接触抵抗の再現性・面内
分布が悪くなるという欠点があった。
（発明の目的）
本発明の目的はこれらの欠点を解決するため、微細加工
性の優れたＡｒイオンビームエツチングによって半導体
表面を清浄化し再現性の良いオーミック電極の形成を容
易にしたもので以下詳細に祝明する。
性の優れたＡｒイオンビームエツチングによって半導体
表面を清浄化し再現性の良いオーミック電極の形成を容
易にしたもので以下詳細に祝明する。
（発明の構成）
第２図は、本発明の第１実施例を説明するだめに示した
、半導体素子の断面図であって、１〜４は第１図に示す
内容と同等であシ、５は５０ ｅＶＡｒイオンビームエ
ツチングによって清浄化した後Ａｕ −Ｇｅ／ Ｎｉ／
Ａｕ ３を蒸着し、大気圧のＨ２ガス雰囲気中で４５
０℃１分間アニールしたｎ−ＧａＡｓ ２の表面である
。５０ ｅＶ Ａｒイオンビームエ、チングを施したｎ
−ＧａＡｓ ２の表面は不活性Ａｒイオンによシ物理的
にス・母ツタリングされている為非常に清浄であり、こ
の表面上にＡｕ −Ｇｅ／ Ｎｉ／ Ａｕ ３を蒸着し
た後４５０℃１分間の熱処理を行ったオーミック電極は
再現性の良いオーミック接合を示す。
、半導体素子の断面図であって、１〜４は第１図に示す
内容と同等であシ、５は５０ ｅＶＡｒイオンビームエ
ツチングによって清浄化した後Ａｕ −Ｇｅ／ Ｎｉ／
Ａｕ ３を蒸着し、大気圧のＨ２ガス雰囲気中で４５
０℃１分間アニールしたｎ−ＧａＡｓ ２の表面である
。５０ ｅＶ Ａｒイオンビームエ、チングを施したｎ
−ＧａＡｓ ２の表面は不活性Ａｒイオンによシ物理的
にス・母ツタリングされている為非常に清浄であり、こ
の表面上にＡｕ −Ｇｅ／ Ｎｉ／ Ａｕ ３を蒸着し
た後４５０℃１分間の熱処理を行ったオーミック電極は
再現性の良いオーミック接合を示す。
以上説明したように、第１の実施例では不活性なＡｒイ
オンを使ってＧａＡｓ表面をイオンビームエツチングし
ている為非常に清浄な表面が得られる。
オンを使ってＧａＡｓ表面をイオンビームエツチングし
ている為非常に清浄な表面が得られる。
ＡｒイオンのスノｅツタリングによるＧａＡｓ表面の清
浄化の際、表面に数百Ｘの深さの損傷を与える。この損
傷の％ ＦＫ’ ｋ＋スバ・クリングイオンの持つ運動
エネルギーが小さくなるにつれて軽微になり、５ Ｑ
ｅＶ ＡｒイオンによってＧａＡｓ表面に与えられた損
傷は大気圧のＮ２ガス雰囲気中３００℃２０分間のアニ
ールによって回復する。第３図ｖｉ５００ ｅＶと５０
ｅＶのＡｒイオンによってエツチングしたＧａＡｓ表
面上に形成されたＡｕ−Ｇｅ／Ｎ１オーミック電極を大
気圧のＮ２中で４５０℃約１分間アニールした場合の特
性である。５００ ｅ、Ｖ Ａｒイオンによってエツチ
ングしたオーミック電極は与えられた損傷が充分に回復
していないため、接触抵抗が約５×１０−５０・ｔ７ｎ
２と大きいが、５０ ｅＶ Ａｒイオンによってエツチ
ングしたオーミック電極は約２ＸＬＯ−５Ω・、１−７
７＋２となって化学エツチングによって処理されたもの
と比較して同等又はむしろ艮い特性を示す。
浄化の際、表面に数百Ｘの深さの損傷を与える。この損
傷の％ ＦＫ’ ｋ＋スバ・クリングイオンの持つ運動
エネルギーが小さくなるにつれて軽微になり、５ Ｑ
ｅＶ ＡｒイオンによってＧａＡｓ表面に与えられた損
傷は大気圧のＮ２ガス雰囲気中３００℃２０分間のアニ
ールによって回復する。第３図ｖｉ５００ ｅＶと５０
ｅＶのＡｒイオンによってエツチングしたＧａＡｓ表
面上に形成されたＡｕ−Ｇｅ／Ｎ１オーミック電極を大
気圧のＮ２中で４５０℃約１分間アニールした場合の特
性である。５００ ｅ、Ｖ Ａｒイオンによってエツチ
ングしたオーミック電極は与えられた損傷が充分に回復
していないため、接触抵抗が約５×１０−５０・ｔ７ｎ
２と大きいが、５０ ｅＶ Ａｒイオンによってエツチ
ングしたオーミック電極は約２ＸＬＯ−５Ω・、１−７
７＋２となって化学エツチングによって処理されたもの
と比較して同等又はむしろ艮い特性を示す。
この事は５０ ｅＶ ＡｒによってエツチングされたＧ
ａＡｓ表面は化学エツチングによって処理された表面と
比較して同程度又はむしろより清浄であり与えられた損
傷は４５０℃約１分間のアニーリングによって完全に回
復している事を示している。このエツチング方法は低エ
ネルギーのＡｒイオンによる物理的ス・′Ｐ７タリング
作用を利用している為ＧａＡｓ以夕１の半導体にも適用
可能である。
ａＡｓ表面は化学エツチングによって処理された表面と
比較して同程度又はむしろより清浄であり与えられた損
傷は４５０℃約１分間のアニーリングによって完全に回
復している事を示している。このエツチング方法は低エ
ネルギーのＡｒイオンによる物理的ス・′Ｐ７タリング
作用を利用している為ＧａＡｓ以夕１の半導体にも適用
可能である。
又、化学的工、チと同等の接触抵抗を得るには、３００
ｅＶ前後以下の低エネルギーのＡｒイオンビームによ
る必要がある。第１の実施例は平坦なＧａＡｓ表面上に
オーミック電極を形成する方法を説明しだが、第４図は
本発明の第２の実施例を説明するために示した半導体素
子の断面図であってｌは半絶縁性ＧａＡｓ基板、１０は
厚さ約５０００Ｘの不純物無添加のＧａＡｓ層、１１は
Ｓｌを添加した厚さ約ｘｏｏｏｉ、電子濃度ｌＸｌ０
ｃｒｔ＋ のＡＡｏ、３Ｇａｏ、７Ａｓ層、１２ハ５
０ ｅＶＡｒイオンビームエツチングによってＡｌｏ、
５Ｇａｏ、７Ａｓ層１ノとＧａＡｓ層１０に空けられた
穴の中に埋め込まれたＡｕ−Ｇｅオーミック電極、１３
はオーミ、り電極１２を分離するための５ｉ０２絶縁膜
、１４はＧａＡｓ １０とＡｔＯ，３Ｇａ ｏ、＋ＡＳ
層１ノの界面に蓄積された２次元電子である。第２の実
施例ではＧａＡｓ表面１１から約１０００にの深さの〜 所に蓄積された２次元電子の層とオーミック電極が直接
にオーミック接合しておシ、ＡＡ、）、３Ｇａ Ｏ，７
Ａｓ層１１の表面上にオーミ、り′ＩＫ僕を形成した場
合と比較して大巾に接触抵抗が減少する。
ｅＶ前後以下の低エネルギーのＡｒイオンビームによ
る必要がある。第１の実施例は平坦なＧａＡｓ表面上に
オーミック電極を形成する方法を説明しだが、第４図は
本発明の第２の実施例を説明するために示した半導体素
子の断面図であってｌは半絶縁性ＧａＡｓ基板、１０は
厚さ約５０００Ｘの不純物無添加のＧａＡｓ層、１１は
Ｓｌを添加した厚さ約ｘｏｏｏｉ、電子濃度ｌＸｌ０
ｃｒｔ＋ のＡＡｏ、３Ｇａｏ、７Ａｓ層、１２ハ５
０ ｅＶＡｒイオンビームエツチングによってＡｌｏ、
５Ｇａｏ、７Ａｓ層１ノとＧａＡｓ層１０に空けられた
穴の中に埋め込まれたＡｕ−Ｇｅオーミック電極、１３
はオーミ、り電極１２を分離するための５ｉ０２絶縁膜
、１４はＧａＡｓ １０とＡｔＯ，３Ｇａ ｏ、＋ＡＳ
層１ノの界面に蓄積された２次元電子である。第２の実
施例ではＧａＡｓ表面１１から約１０００にの深さの〜 所に蓄積された２次元電子の層とオーミック電極が直接
にオーミック接合しておシ、ＡＡ、）、３Ｇａ Ｏ，７
Ａｓ層１１の表面上にオーミ、り′ＩＫ僕を形成した場
合と比較して大巾に接触抵抗が減少する。
イオンビームエツチングは、エツチング方向の異方性の
外い化学上２．チングとは対照に、エツチング方向の異
方性がある為第４図に示すようなほぼ垂直又は上側にす
そ広がりの穴を半導体中に空けることができる。このよ
うな形状の穴の中にＡｕ−Ｇｅを蒸着又は子・フッタリ
ング付着させるとＡｕ−Ｇｅ電極１２と２次元電子層１
４が直接に接触可能となシ接触抵抗の低いオーミック接
合が形成できる。本実施例は第１の実施例と同様にＧａ
Ａｓ ／Ａｔｏ、３Ｇａ Ｏ，７Ａｓの組み合わせをＩ
ｎ 。５５ Ｇａ Ｏ，４７Ａｓ／ ｒ ｎ Ｐそし
てＧａ（１，４７Ｉ ｎ （１，５６Ａｓ ／ ”０．
４８ Ｉ ｎ ｏ、ｓ ２ Ａｓ等とすることができる
。
外い化学上２．チングとは対照に、エツチング方向の異
方性がある為第４図に示すようなほぼ垂直又は上側にす
そ広がりの穴を半導体中に空けることができる。このよ
うな形状の穴の中にＡｕ−Ｇｅを蒸着又は子・フッタリ
ング付着させるとＡｕ−Ｇｅ電極１２と２次元電子層１
４が直接に接触可能となシ接触抵抗の低いオーミック接
合が形成できる。本実施例は第１の実施例と同様にＧａ
Ａｓ ／Ａｔｏ、３Ｇａ Ｏ，７Ａｓの組み合わせをＩ
ｎ 。５５ Ｇａ Ｏ，４７Ａｓ／ ｒ ｎ Ｐそし
てＧａ（１，４７Ｉ ｎ （１，５６Ａｓ ／ ”０．
４８ Ｉ ｎ ｏ、ｓ ２ Ａｓ等とすることができる
。
（発明の効果）
本発明は低エネルギーＡｒイオンビームの物理的ス・ぐ
ツタリング作用を利用して半導体表面の清浄化を行って
いるので微細加工が容易であわ、接触抵抗の面内分布が
良いのでＶＬＳ Ｉのオーミ、り電極接合界面の清浄化
とか深い層内に閉じ込められた２次元電子層と直接オー
ミック接合する電極の形成に利用することができる。
ツタリング作用を利用して半導体表面の清浄化を行って
いるので微細加工が容易であわ、接触抵抗の面内分布が
良いのでＶＬＳ Ｉのオーミ、り電極接合界面の清浄化
とか深い層内に閉じ込められた２次元電子層と直接オー
ミック接合する電極の形成に利用することができる。
第１図は、従来の製造方法を説明するために示しだ半導
体素子の断面図、第２図は本発明の工。 チング方法を利用して清浄化したＧａＡｓ表面上に形成
された半導体素子の第１の実施例の断面図、第３図は本
発明のエツチング方法を応用して製作したオーミック電
極の接触抵抗のイオンエネルギー依存性の説明図、第４
図は本発明の他の実施例の説明図である。 Ｊ・・・半絶縁性ＧａＡｓ基板、２・・・ｎ−ＧａＡｓ
層、３・・・オーミックＮ極、４・・５ｉ０２膜、５・
・・イオンビームエツチングした表面、１０・・・不純
物無添加ＧａＡｓ層、１１−” ｎ′４−Ａ、ｔｏ、５
Ｇａｏ７ＡＳ層、７２−・・オーミック電極、１３・
・・Ｓ ＩＯ２膜、ノ４・・・２次元電子蓄積層。 特許出願人 沖電気工業株式会社 第１図 第３図 １２９− 第２図 第４図 手続補正書（睦） １．事件の表示 昭和５８年 特 許 願第００４１０３号２ 発明の名
称 オーミック電極の製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号６、補正の内容 別紙のとおり （１） 明細書第２頁第６行目に「ｎ−ＧａＡｓ表面
２を」とあるのをｒ ｎ−ＧａＡｓ ２表面を」と補正
する。 （２）同書第５頁第３行目に「化学的エッチと」とある
のを「化学的エツチングと」と補正する。 （３）同書第５頁第４行目から第５行目に［イオンビー
ムによる必要がある。］とあるのを「イオンビニムエノ
チングによる表面清浄化の必要がある。」と補正する。 １３０
体素子の断面図、第２図は本発明の工。 チング方法を利用して清浄化したＧａＡｓ表面上に形成
された半導体素子の第１の実施例の断面図、第３図は本
発明のエツチング方法を応用して製作したオーミック電
極の接触抵抗のイオンエネルギー依存性の説明図、第４
図は本発明の他の実施例の説明図である。 Ｊ・・・半絶縁性ＧａＡｓ基板、２・・・ｎ−ＧａＡｓ
層、３・・・オーミックＮ極、４・・５ｉ０２膜、５・
・・イオンビームエツチングした表面、１０・・・不純
物無添加ＧａＡｓ層、１１−” ｎ′４−Ａ、ｔｏ、５
Ｇａｏ７ＡＳ層、７２−・・オーミック電極、１３・
・・Ｓ ＩＯ２膜、ノ４・・・２次元電子蓄積層。 特許出願人 沖電気工業株式会社 第１図 第３図 １２９− 第２図 第４図 手続補正書（睦） １．事件の表示 昭和５８年 特 許 願第００４１０３号２ 発明の名
称 オーミック電極の製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号６、補正の内容 別紙のとおり （１） 明細書第２頁第６行目に「ｎ−ＧａＡｓ表面
２を」とあるのをｒ ｎ−ＧａＡｓ ２表面を」と補正
する。 （２）同書第５頁第３行目に「化学的エッチと」とある
のを「化学的エツチングと」と補正する。 （３）同書第５頁第４行目から第５行目に［イオンビー
ムによる必要がある。］とあるのを「イオンビニムエノ
チングによる表面清浄化の必要がある。」と補正する。 １３０
Claims (1)
- ３００ ｅＶ前後以下の低エネルギーＡｒイオンビーム
エツチングによって半導体表面を清浄化し、その表面上
にその半導体とオーミック接合をなす電極材料を蒸着し
てオーミック電極を製造することを特徴とするオーミッ
ク電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP410383A JPS59130425A (ja) | 1983-01-17 | 1983-01-17 | オ−ミツク電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP410383A JPS59130425A (ja) | 1983-01-17 | 1983-01-17 | オ−ミツク電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130425A true JPS59130425A (ja) | 1984-07-27 |
Family
ID=11575451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP410383A Pending JPS59130425A (ja) | 1983-01-17 | 1983-01-17 | オ−ミツク電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130425A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166044A (ja) * | 1984-12-19 | 1986-07-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61221411A (ja) * | 1985-03-28 | 1986-10-01 | Meisho Kk | グラウト濃度調整装置 |
| JPS62202520A (ja) * | 1986-03-03 | 1987-09-07 | Agency Of Ind Science & Technol | 半導体エツチング方法 |
| US5229323A (en) * | 1987-08-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device with Schottky electrodes |
| US8035927B2 (en) | 2008-01-28 | 2011-10-11 | Hitachi Global Storage Technologies Netherlands B.V. | EMR magnetic sensor having its active quantum well layer extending beyond an over-lying semiconductor layer end with tab and lead structure for improved electrical contact |
-
1983
- 1983-01-17 JP JP410383A patent/JPS59130425A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166044A (ja) * | 1984-12-19 | 1986-07-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0518459B2 (ja) * | 1984-12-19 | 1993-03-12 | Fujitsu Ltd | |
| JPS61221411A (ja) * | 1985-03-28 | 1986-10-01 | Meisho Kk | グラウト濃度調整装置 |
| JPS62202520A (ja) * | 1986-03-03 | 1987-09-07 | Agency Of Ind Science & Technol | 半導体エツチング方法 |
| US5229323A (en) * | 1987-08-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device with Schottky electrodes |
| US8035927B2 (en) | 2008-01-28 | 2011-10-11 | Hitachi Global Storage Technologies Netherlands B.V. | EMR magnetic sensor having its active quantum well layer extending beyond an over-lying semiconductor layer end with tab and lead structure for improved electrical contact |
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