JPS59123298A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59123298A JPS59123298A JP23009382A JP23009382A JPS59123298A JP S59123298 A JPS59123298 A JP S59123298A JP 23009382 A JP23009382 A JP 23009382A JP 23009382 A JP23009382 A JP 23009382A JP S59123298 A JPS59123298 A JP S59123298A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- ceramic substrate
- multilayer ceramic
- hole
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は半導体装置に係り、特にｉＣ，ＬＳＩ等の半導
体素子を高冒度に実装する半導体装置に関するものであ
る。
体素子を高冒度に実装する半導体装置に関するものであ
る。
（ｂ） 伎雨の背景
１、Ｃ，ＬＳＩ等の半導体素子の高密度化に伴い、これ
ら素子をパッケージして実装する半４に装置もより実装
督曳が高いものが安水されている。
ら素子をパッケージして実装する半４に装置もより実装
督曳が高いものが安水されている。
（Ｃ） 従来技術と問題点
半導体素子だとえばり一ドレヌチツプキアリア或はビー
ムリードチ゛ツブ等を実装してなる従来の半導体装置に
ついて図面を用いて説明する。第１図は多層セラミック
基板の分解構成図で複数個のクリーンシー）Ｌａ−１ｂ
・・・・・・１ｎに所定のスルーホー）Ｖを貫通し、該
ヌル−ホールに金属充填ヌルだとｔばモリブデン−マン
ガン（ＭＯ−Ｍｎ ）など全充填した後、所定の４体回
路２ａ・２ｂ・・・・・２ｎを前Ｍｄ ４ｚ ＦＡベー
ヌトを用いて、クリーンシートによって前記各クリーン
シートｌａ・１ｂ・・・・・・１ｎｌｌに印刷し、素子
実装用パッド及び内部導電層が形成される。と記導体回
路２ａ・２ｂ・・・・・・２ｎ及び金属充填ヌル−ホー
／Ｉ／を有するて復数個のグリーンシート１ａ・１ｂ・
・・・・・１ｎ（ｄこれら相互を規定する位置に重ね舒
わせられ適当な加圧力と温度により積ｊ―後、この積層
した板状体を高温度で焼結し、第２図に示すような−オ
く的な多層セラミック基板３が形成され、該多層セラミ
ック基板３に無電解ニッケルメッキを施した後、底部に
入出力用外部端子ビン４がロウ付けされる。かかる構造
の多層セラミック基板３に半導体素子たとえば前記リー
ドレスチツプキアリア５を実装する場合には、外部端子
ビン４と金属充填ヌＩレーホー／Ｆ／６によって導通さ
れた素子実装用パッド２ａとリートレヌチツブキアリア
・５の外部端子パッド７を半田８付けによって装着さル
半導体装置が形成される。しかし４がらこのような素子
の実装配置は図示したように多層セラミック基板３の北
面部のみに平面的に実装されるので、実装密度を北げる
ためには多くの面積全必要とするので高密度実装化を妨
ける原因となり、より有効な高密度実装可能な半導（４
）装置の出現が疾たれていた。
ムリードチ゛ツブ等を実装してなる従来の半導体装置に
ついて図面を用いて説明する。第１図は多層セラミック
基板の分解構成図で複数個のクリーンシー）Ｌａ−１ｂ
・・・・・・１ｎに所定のスルーホー）Ｖを貫通し、該
ヌル−ホールに金属充填ヌルだとｔばモリブデン−マン
ガン（ＭＯ−Ｍｎ ）など全充填した後、所定の４体回
路２ａ・２ｂ・・・・・２ｎを前Ｍｄ ４ｚ ＦＡベー
ヌトを用いて、クリーンシートによって前記各クリーン
シートｌａ・１ｂ・・・・・・１ｎｌｌに印刷し、素子
実装用パッド及び内部導電層が形成される。と記導体回
路２ａ・２ｂ・・・・・・２ｎ及び金属充填ヌル−ホー
／Ｉ／を有するて復数個のグリーンシート１ａ・１ｂ・
・・・・・１ｎ（ｄこれら相互を規定する位置に重ね舒
わせられ適当な加圧力と温度により積ｊ―後、この積層
した板状体を高温度で焼結し、第２図に示すような−オ
く的な多層セラミック基板３が形成され、該多層セラミ
ック基板３に無電解ニッケルメッキを施した後、底部に
入出力用外部端子ビン４がロウ付けされる。かかる構造
の多層セラミック基板３に半導体素子たとえば前記リー
ドレスチツプキアリア５を実装する場合には、外部端子
ビン４と金属充填ヌＩレーホー／Ｆ／６によって導通さ
れた素子実装用パッド２ａとリートレヌチツブキアリア
・５の外部端子パッド７を半田８付けによって装着さル
半導体装置が形成される。しかし４がらこのような素子
の実装配置は図示したように多層セラミック基板３の北
面部のみに平面的に実装されるので、実装密度を北げる
ためには多くの面積全必要とするので高密度実装化を妨
ける原因となり、より有効な高密度実装可能な半導（４
）装置の出現が疾たれていた。
（（１） 発明の目的
本開明ばかがる問題点に鑑みなされたもので、その目的
は高雪反実装置、−ＩＪ能な王欠尤実装構造を有し、刀
）つ同時に熱放散のよい半導体装置の提供にある。
は高雪反実装置、−ＩＪ能な王欠尤実装構造を有し、刀
）つ同時に熱放散のよい半導体装置の提供にある。
（ｅ） 発明の構成
その目的を達成するため本発明の半導体装置は内部に配
線［Ｕ導電スルーホールケ有する多面体の多層セラミッ
ク基板の少なくとも２面に半導体素子が取り付けられ、
かつ該多層セラミック基板内部に前記配線用導電ヌル−
ホール 云導用ヌルーホールが設けられた構造を有することを特
徴とする。
線［Ｕ導電スルーホールケ有する多面体の多層セラミッ
ク基板の少なくとも２面に半導体素子が取り付けられ、
かつ該多層セラミック基板内部に前記配線用導電ヌル−
ホール 云導用ヌルーホールが設けられた構造を有することを特
徴とする。
（ｆ） 発明の￥施例
以「本究明の実施例について図面を参照して具４（的に
説明する。第３図（ａ）は本発明による一実施例の斜視
図、第３図（１））は側面の模式的要部拡大図で、Ｉｉ
ｉ：１図と同等の部分については同一符号を付している
。第３図＋ａ）において導体回路幅約１５０μｍの心咋
ｌｉ＋］路と直径約１００μｍの金属充填スｌレーホ−
）ｖを有するｔａのグリーンシートをこれら相互に規定
する位置で重ね合わせて積層後、約１５００℃の高温で
焼結して形成された立方体構造の多層セラミック基板１
０の各面１１にも素子を実装するパッド１２を設けた点
が従来の半導体装置と異る点である。即ち第８図ｔｂ＞
に示すごとく４咋回路１３が導出された多層セラミック
基板の各面１１の所望位置にｎｌ述した金属ペーストを
用いてクリーン印刷法によって素子を実装するパッド１
２が形成され以丁同様に熊屯解ニッケルメッキ、端子ビ
ンロウ１」けによって完成される。北記のように４質成
された多層セラミックＩＯ金用いてｍｌ記りードレスチ
ップギアリア５全英装して半導体装置１４を形成すれば
第４図に示すごとく北面部のみならず各面部ｌ［にも半
田付けによってｉＪ ＩＪ−ドレスチップキアリア５を
実装すれば高密度実装がｐＪ能となるら 勿論外部端子ビン１５を有する底面１１にも素子実装用
パッドを設けて素子を実装してもよい。
説明する。第３図（ａ）は本発明による一実施例の斜視
図、第３図（１））は側面の模式的要部拡大図で、Ｉｉ
ｉ：１図と同等の部分については同一符号を付している
。第３図＋ａ）において導体回路幅約１５０μｍの心咋
ｌｉ＋］路と直径約１００μｍの金属充填スｌレーホ−
）ｖを有するｔａのグリーンシートをこれら相互に規定
する位置で重ね合わせて積層後、約１５００℃の高温で
焼結して形成された立方体構造の多層セラミック基板１
０の各面１１にも素子を実装するパッド１２を設けた点
が従来の半導体装置と異る点である。即ち第８図ｔｂ＞
に示すごとく４咋回路１３が導出された多層セラミック
基板の各面１１の所望位置にｎｌ述した金属ペーストを
用いてクリーン印刷法によって素子を実装するパッド１
２が形成され以丁同様に熊屯解ニッケルメッキ、端子ビ
ンロウ１」けによって完成される。北記のように４質成
された多層セラミックＩＯ金用いてｍｌ記りードレスチ
ップギアリア５全英装して半導体装置１４を形成すれば
第４図に示すごとく北面部のみならず各面部ｌ［にも半
田付けによってｉＪ ＩＪ−ドレスチップキアリア５を
実装すれば高密度実装がｐＪ能となるら 勿論外部端子ビン１５を有する底面１１にも素子実装用
パッドを設けて素子を実装してもよい。
更に前記半導体装置１４の熱放散ケよくするため、Ｊ５
５図に示すごとく各グリーンシートｌａ」二の予備スベ
ーヌに図示したごとく直径３００μｍの熱（ム導用スル
ーホー／ｌ／１６を付設し、放熱用金属ぺ一ヌトたとえ
ば銅ペーストを充填してＡｉＪ述同様に立体的に実装す
る構造を有する多層セラミック基板を形１戊すれば第６
図の要部断面図に示すごとく熱云専用スルーホール１６
を多数具備してなる１苛造となり、熱効率のよい半導体
装置１４が形成されり 発明の詳細 な説明したごとく本発明の一実施例によれば。
５図に示すごとく各グリーンシートｌａ」二の予備スベ
ーヌに図示したごとく直径３００μｍの熱（ム導用スル
ーホー／ｌ／１６を付設し、放熱用金属ぺ一ヌトたとえ
ば銅ペーストを充填してＡｉＪ述同様に立体的に実装す
る構造を有する多層セラミック基板を形１戊すれば第６
図の要部断面図に示すごとく熱云専用スルーホール１６
を多数具備してなる１苛造となり、熱効率のよい半導体
装置１４が形成されり 発明の詳細 な説明したごとく本発明の一実施例によれば。
各面部に素子を装着するパッドを設けることによって高
密度実装化が可能となり半導体装置の小型化に大きな効
果があり、かつ熱伝導用スルーホールを同時に設けるこ
とによって、熱放散の効率化に大きな効果がある。
密度実装化が可能となり半導体装置の小型化に大きな効
果があり、かつ熱伝導用スルーホールを同時に設けるこ
とによって、熱放散の効率化に大きな効果がある。
第１図は従来の多層セラミック基板の分解槽１況図、第
２図は同基板の模式的要部断面図，第３図（ａ．） ｆ
ｄ本発明の一実施例の多層セラミック基板の斜視図、同
（ｂ）は個ｊ面の模式的要部断面図、第４図は本発明の
一実施例の半導体装置の斜視図、第５図は本発明による
熱云尋用スルーホールを有するグリーンシート、第６図
は本発明の一実施例の半導体装置の模式的要部拡大図で
ある。 図において、５は半導体素子、６は配線用導通スルーホ
ーｌし、１０は多層セラミック基板、１１は多層セラミ
ック基板の各面、１２はパッド、１４は半４昨装置、１
６は熱伝導用スルーホールを示す。
２図は同基板の模式的要部断面図，第３図（ａ．） ｆ
ｄ本発明の一実施例の多層セラミック基板の斜視図、同
（ｂ）は個ｊ面の模式的要部断面図、第４図は本発明の
一実施例の半導体装置の斜視図、第５図は本発明による
熱云尋用スルーホールを有するグリーンシート、第６図
は本発明の一実施例の半導体装置の模式的要部拡大図で
ある。 図において、５は半導体素子、６は配線用導通スルーホ
ーｌし、１０は多層セラミック基板、１１は多層セラミ
ック基板の各面、１２はパッド、１４は半４昨装置、１
６は熱伝導用スルーホールを示す。
Claims (1)
- 内部に配線用導電ヌｌレーホー／Ｉ／を有する多面体の
多層セラミック基板の少なくとも２而に半４体素子が取
り付けられ、かつ該シーセラミック基板内部に前記配線
用心電ヌル−ホールとは独立した熱云導用ヌルーホール
が設けられた構造を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23009382A JPS59123298A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23009382A JPS59123298A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123298A true JPS59123298A (ja) | 1984-07-17 |
Family
ID=16902434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23009382A Pending JPS59123298A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123298A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204997A (ja) * | 1989-12-29 | 1991-09-06 | Hitachi Ltd | 多層プリント基板の冷却方式 |
| JP2013225643A (ja) * | 2012-03-23 | 2013-10-31 | Shinko Electric Ind Co Ltd | 発光素子搭載用パッケージ及びその製造方法、並びに発光素子パッケージ |
| JP2016502280A (ja) * | 2012-12-19 | 2016-01-21 | ヴァレオ システム テルミク | プリント回路基板の冷却装置 |
-
1982
- 1982-12-28 JP JP23009382A patent/JPS59123298A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204997A (ja) * | 1989-12-29 | 1991-09-06 | Hitachi Ltd | 多層プリント基板の冷却方式 |
| JP2013225643A (ja) * | 2012-03-23 | 2013-10-31 | Shinko Electric Ind Co Ltd | 発光素子搭載用パッケージ及びその製造方法、並びに発光素子パッケージ |
| JP2016502280A (ja) * | 2012-12-19 | 2016-01-21 | ヴァレオ システム テルミク | プリント回路基板の冷却装置 |
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