JPS59105342A - 半導体素子の封止方法 - Google Patents
半導体素子の封止方法Info
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- JPS59105342A JPS59105342A JP21520582A JP21520582A JPS59105342A JP S59105342 A JPS59105342 A JP S59105342A JP 21520582 A JP21520582 A JP 21520582A JP 21520582 A JP21520582 A JP 21520582A JP S59105342 A JPS59105342 A JP S59105342A
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- JP
- Japan
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- sealing
- circuit substrate
- sealing resin
- semiconductor element
- sealing frame
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
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- 239000011347 resin Substances 0.000 claims abstract description 28
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- 239000000853 adhesive Substances 0.000 abstract description 2
- 230000001070 adhesive effect Effects 0.000 abstract description 2
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- 239000004593 Epoxy Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、回路基板上に配設された半導体素子の封止方
法に関するものである。
法に関するものである。
従来、哨１図及び第２図に示す様に、回路基板１上に配
設された半導体素子２を温度、湿度、光、衝テ武婢の外
部損傷から保護する目的で樹脂を用い封止を行っていた
。前記の封止は、次に示す方法で行なわれていた。
設された半導体素子２を温度、湿度、光、衝テ武婢の外
部損傷から保護する目的で樹脂を用い封止を行っていた
。前記の封止は、次に示す方法で行なわれていた。
回路基板１上に配設された半導体素子２の上部から、封
止間層３９−ＩＪえば、乾燥後硬化するエポキＶ系、：
・ｒＩ脂・と注射器などを利用して、前記半導体素子２
上に滴下し、半導体素子２が前記封止樹！Ｉ８８によシ
完全に埋没した状態で適宜な乾燥方法によシ封止樹脂３
を硬化させていた。
止間層３９−ＩＪえば、乾燥後硬化するエポキＶ系、：
・ｒＩ脂・と注射器などを利用して、前記半導体素子２
上に滴下し、半導体素子２が前記封止樹！Ｉ８８によシ
完全に埋没した状態で適宜な乾燥方法によシ封止樹脂３
を硬化させていた。
しかしながら、以上のような方法で封止をした場合次の
問題点が生じてきた。まず第２図の様に封止樹脂３を山
形状し硬化させているため、封止樹脂８にかなりの高い
粘度をもたせることを必要とし、このことは、すなわち
封止樹脂３と回路基板１との密着性を悪くし、硬化後に
到止闇指８が回路基板１から剥離しやすい欠点があった
。
問題点が生じてきた。まず第２図の様に封止樹脂３を山
形状し硬化させているため、封止樹脂８にかなりの高い
粘度をもたせることを必要とし、このことは、すなわち
封止樹脂３と回路基板１との密着性を悪くし、硬化後に
到止闇指８が回路基板１から剥離しやすい欠点があった
。
また前記の如く封止樹脂３の粘度を高いものにしたとこ
ろでも、封止樹脂８を加熱することによって硬化乾燥す
るため、７７［Ｊ％中に封止樹脂３の粘度は低くなシ、
硬化するまでの時間の経過中に第２図に示す矢印Ｘの方
向に封止樹脂８が回路基板１上を広が９、ともすれば回
路基板ｌの端部１ａをはみ出したシ、更に封止に必要な
封止樹脂８の高さｈを得られないことがあった。
ろでも、封止樹脂８を加熱することによって硬化乾燥す
るため、７７［Ｊ％中に封止樹脂３の粘度は低くなシ、
硬化するまでの時間の経過中に第２図に示す矢印Ｘの方
向に封止樹脂８が回路基板１上を広が９、ともすれば回
路基板ｌの端部１ａをはみ出したシ、更に封止に必要な
封止樹脂８の高さｈを得られないことがあった。
更に、前記の如く半導体素子ｌの大きさに比し封正に要
する回路基板１上の必要面積を大きく取らざるをえない
こと、並びに封止作業工程中に於る温度等の自然条件や
、作業者の熟練度によシ封止樹脂３の硬化後の形状が画
一化せず、これらのこと！、−］−１回路基板ｌを他の
回路基板（図示せず）や回ｊ洛部品等と１つのスペース
内に組み込む際の配置設計に於て大幅な除滴スペースを
取ることを余儀なく強いられていた。
する回路基板１上の必要面積を大きく取らざるをえない
こと、並びに封止作業工程中に於る温度等の自然条件や
、作業者の熟練度によシ封止樹脂３の硬化後の形状が画
一化せず、これらのこと！、−］−１回路基板ｌを他の
回路基板（図示せず）や回ｊ洛部品等と１つのスペース
内に組み込む際の配置設計に於て大幅な除滴スペースを
取ることを余儀なく強いられていた。
本発明はかかる欠点に澤みてなされたもので、確実に半
導体素子ｌを封止し、また回路基板１上の封止に要する
面積を少なく且つ硬化後の封止樹脂３の形状を同一化可
能と成した半導体素子２の封止方法の提供を目的とする
ものである。
導体素子ｌを封止し、また回路基板１上の封止に要する
面積を少なく且つ硬化後の封止樹脂３の形状を同一化可
能と成した半導体素子２の封止方法の提供を目的とする
ものである。
上記の目的を達成するだめの本発明の要旨とするところ
は、前掲の特許請求の範囲に記した通りでちる。
は、前掲の特許請求の範囲に記した通りでちる。
以下本発明の実施例を図面を参照して詳細に説明する。
第３図ａ、ｂに於て、１は半導体素子２を適宜選定され
た場所に配設された回路基板である。まず、半導体素子
２の形状、大きさに合わせて封止枠４を製造しておく。
た場所に配設された回路基板である。まず、半導体素子
２の形状、大きさに合わせて封止枠４を製造しておく。
この封止枠４の材料は、絶縁体であれば何でもよく、こ
こでは射出成形で大量に生産可能な熱可そ１生、樹脂を
用いている。
こでは射出成形で大量に生産可能な熱可そ１生、樹脂を
用いている。
またこの封止枠４の下部には、回路基板１との位置決め
用として予じめ設けられている回路基板１上の凹部］、
１）と嵌合する凸部４ａが突出しだ形状となっている
。
用として予じめ設けられている回路基板１上の凹部］、
１）と嵌合する凸部４ａが突出しだ形状となっている
。
次（Ｃ前記封止枠４を半導体素子２を囲むように凸部４
ａと四部１ｂとが嵌合させて、回路基板１上に固着する
。この固着は、それほど子弾である必要はなく、所謂坂
シどめの程度で十分であるため、例えば接着剤を使用し
て接着することで達成される。
ａと四部１ｂとが嵌合させて、回路基板１上に固着する
。この固着は、それほど子弾である必要はなく、所謂坂
シどめの程度で十分であるため、例えば接着剤を使用し
て接着することで達成される。
次に封止枠４でしきられた回路基板１上の領域５に封止
樹脂８を注入する。本実施例においては第３図すに示し
た様に粘度が低く且短時間で硬化する封止樹脂８を用い
、その封止樹脂８を注射器針の様な細いくだ６を介して
注入している。
樹脂８を注入する。本実施例においては第３図すに示し
た様に粘度が低く且短時間で硬化する封止樹脂８を用い
、その封止樹脂８を注射器針の様な細いくだ６を介して
注入している。
上記工程終了後、第４図に示す如く封止樹脂３は硬化し
、すなわち封止樹脂８と封止枠４と回路基板１との各々
相互を確実に且順強に固着し、封止が完了するに至るの
でちる。
、すなわち封止樹脂８と封止枠４と回路基板１との各々
相互を確実に且順強に固着し、封止が完了するに至るの
でちる。
Ｉ臥上詳綱に説明した様に、本発明による半導体素子２
の封止方法を採用することによシ、半導体素子２を封±
するに必要な回路基板１上の１ｉＩｉ積を減少できると
ともに硬化後の封止樹脂８の形状、大きさが画一化でき
、吐の回路基板等との配置設計が容終となると同時に回
路基板ｌ上の封止を必要としない他の同格素子とのレイ
アウトが容易となり、更に粘変の低い速乾性の封止樹脂
８が使用可７止なことから封止樹脂３と回路基板］との
密着性が向上し、封ｌＬ、樹脂が剥ｆ雅することがなく
且つ乾燥硬（ヒ時間が！Ｊ：′ｙ踪されることで作業能
率が督しく向」ニするなど、著るしい効果を寞するもの
である
の封止方法を採用することによシ、半導体素子２を封±
するに必要な回路基板１上の１ｉＩｉ積を減少できると
ともに硬化後の封止樹脂８の形状、大きさが画一化でき
、吐の回路基板等との配置設計が容終となると同時に回
路基板ｌ上の封止を必要としない他の同格素子とのレイ
アウトが容易となり、更に粘変の低い速乾性の封止樹脂
８が使用可７止なことから封止樹脂３と回路基板］との
密着性が向上し、封ｌＬ、樹脂が剥ｆ雅することがなく
且つ乾燥硬（ヒ時間が！Ｊ：′ｙ踪されることで作業能
率が督しく向」ニするなど、著るしい効果を寞するもの
である
第１図は、従来の半導体素子封止方法によシ封止された
状態を示す斜４図、第２図は第１図に於るＡ−Ａ’
線部分拡大断面図、第３図ａは本発明による半身体素子
剣士、方法を示す斜視図、第３図すは本発明による半導
体封止方法を示す斜視図。 棺４＋図は、本発明の半導体封止方法により封止された
状■を示す部分拡大研面図である。 １・・・・・・・・・回路基板 、 ２・・・−・・
・・半導体素子３・・・・・・・・封１彊目 、 ４
・・・・・・・・・封止枠特許出願人 ローム株式会社 第１図 第３図 （ａ） 第４図
状態を示す斜４図、第２図は第１図に於るＡ−Ａ’
線部分拡大断面図、第３図ａは本発明による半身体素子
剣士、方法を示す斜視図、第３図すは本発明による半導
体封止方法を示す斜視図。 棺４＋図は、本発明の半導体封止方法により封止された
状■を示す部分拡大研面図である。 １・・・・・・・・・回路基板 、 ２・・・−・・
・・半導体素子３・・・・・・・・封１彊目 、 ４
・・・・・・・・・封止枠特許出願人 ローム株式会社 第１図 第３図 （ａ） 第４図
Claims (1)
- 回路基板上（（配設された半導体素子を封止枠で包囲し
た後、該封止枠でしきられた前記回路基板上の領域に封
止用樹脂を注入する工程からなる半導体素子の封止方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21520582A JPS59105342A (ja) | 1982-12-08 | 1982-12-08 | 半導体素子の封止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21520582A JPS59105342A (ja) | 1982-12-08 | 1982-12-08 | 半導体素子の封止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105342A true JPS59105342A (ja) | 1984-06-18 |
Family
ID=16668428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21520582A Pending JPS59105342A (ja) | 1982-12-08 | 1982-12-08 | 半導体素子の封止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315166A (ja) * | 1988-04-21 | 1989-12-20 | American Teleph & Telegr Co <Att> | プラスチック封入材を用いた集積回路パッケージ |
| FR2642899A1 (fr) * | 1989-02-06 | 1990-08-10 | Bull Cp8 | Procede d'enrobage d'un circuit integre sur un support, dispositif pour la mise en oeuvre et ensemble electronique obtenu par la mise en oeuvre du procede |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516868B1 (ja) * | 1970-03-05 | 1976-03-02 |
-
1982
- 1982-12-08 JP JP21520582A patent/JPS59105342A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516868B1 (ja) * | 1970-03-05 | 1976-03-02 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315166A (ja) * | 1988-04-21 | 1989-12-20 | American Teleph & Telegr Co <Att> | プラスチック封入材を用いた集積回路パッケージ |
| FR2642899A1 (fr) * | 1989-02-06 | 1990-08-10 | Bull Cp8 | Procede d'enrobage d'un circuit integre sur un support, dispositif pour la mise en oeuvre et ensemble electronique obtenu par la mise en oeuvre du procede |
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