JPS59104134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59104134A JPS59104134A JP57214344A JP21434482A JPS59104134A JP S59104134 A JPS59104134 A JP S59104134A JP 57214344 A JP57214344 A JP 57214344A JP 21434482 A JP21434482 A JP 21434482A JP S59104134 A JPS59104134 A JP S59104134A
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- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
第１図は、従来の方法にて製造された半導体装置の一例
を示す断圃図である。この半導体装置は、次のようにし
て製造されている・先ず・Ｎ型半導体基板１の所定領域
に例えばピロンの不純物拡散を選択的に施し、Ｐ型のペ
ース領域２を形成する。次いで、半導体基板１及びペー
ス領域２上に形成した酸化膜に、ペース領域２の所定領
域を露出させる窓を周知の写真蝕刻法にて開口する。こ
の酸化膜をマスクにて前回よりも高濃度のピロンを不純
物拡散し、ペース領域２内に高濃度のペース付随領域３
を形成する。
を示す断圃図である。この半導体装置は、次のようにし
て製造されている・先ず・Ｎ型半導体基板１の所定領域
に例えばピロンの不純物拡散を選択的に施し、Ｐ型のペ
ース領域２を形成する。次いで、半導体基板１及びペー
ス領域２上に形成した酸化膜に、ペース領域２の所定領
域を露出させる窓を周知の写真蝕刻法にて開口する。こ
の酸化膜をマスクにて前回よりも高濃度のピロンを不純
物拡散し、ペース領域２内に高濃度のペース付随領域３
を形成する。
次いで、酸化膜を除去した後、半導体基板１゜ペース領
域２及びペース付随領域３の表面に新しく酸化膜４を形
成し、この酸化膜４にペース付随領域３０所定領域を露
出する窓５を開口する。次いで、この酸化膜４をマスク
にして例えばリンの不純物拡散を行い、ペース付随領域
３よシも深い拡散深さのエミッタ領域６を、ペース付随
領域３を貫挿してペース領域６内に形成する。然る後、
酸化膜４に電極取出用のコンタクトホール７を、ペース
付随領域３に通じるよウニ開口する。このコンタクトホ
ール７及び前述の窓５を介してエミッタ領域６．ペース
付随領域３に夫々接続する％Ｌ俸８を形成して、半導体
装置１０を得る。なお、９は、裏面側に形成されたコレ
クタ電極である。
域２及びペース付随領域３の表面に新しく酸化膜４を形
成し、この酸化膜４にペース付随領域３０所定領域を露
出する窓５を開口する。次いで、この酸化膜４をマスク
にして例えばリンの不純物拡散を行い、ペース付随領域
３よシも深い拡散深さのエミッタ領域６を、ペース付随
領域３を貫挿してペース領域６内に形成する。然る後、
酸化膜４に電極取出用のコンタクトホール７を、ペース
付随領域３に通じるよウニ開口する。このコンタクトホ
ール７及び前述の窓５を介してエミッタ領域６．ペース
付随領域３に夫々接続する％Ｌ俸８を形成して、半導体
装置１０を得る。なお、９は、裏面側に形成されたコレ
クタ電極である。
前述のようにして得られた半導体装置１ｏは、電り、
８ ＋ ９を形成する際に施す熱処理によって、ペース
・コレクタ電圧（ｖｃｌ、。）が著しく低下したり、或
は、コレクタ低電流領域の電流増幅率が低下する。また
、例えば５００℃の熱処理前後でのコレクタ遮断電流（
’ＣＩＯ）の変化は、第２図に示す如く大きい。また、
１０００時間の高電圧通電寿命試験の前後におけるコレ
クタ遮断電流（ＩＣＢＯ）の変化及びペース電流（ＩＢ
）の変化は、夫々第３図（Ａ）及び同図（Ｂ）に示す通
電であシ、いずれも４５°の変化なしの場合の線から大
きく上方に外れている。つ１す、従来方法にて製造され
た半導体装置１０は、表面ペース電流が増加する傾向を
有する欠点がある。
８ ＋ ９を形成する際に施す熱処理によって、ペース
・コレクタ電圧（ｖｃｌ、。）が著しく低下したり、或
は、コレクタ低電流領域の電流増幅率が低下する。また
、例えば５００℃の熱処理前後でのコレクタ遮断電流（
’ＣＩＯ）の変化は、第２図に示す如く大きい。また、
１０００時間の高電圧通電寿命試験の前後におけるコレ
クタ遮断電流（ＩＣＢＯ）の変化及びペース電流（ＩＢ
）の変化は、夫々第３図（Ａ）及び同図（Ｂ）に示す通
電であシ、いずれも４５°の変化なしの場合の線から大
きく上方に外れている。つ１す、従来方法にて製造され
た半導体装置１０は、表面ペース電流が増加する傾向を
有する欠点がある。
〔発明の目的〕
本発明は、ペース領域の表面でのペース電流を低減し、
かつ、優れた品質を有して信頼性の高い半導体装置を容
易に得ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。
かつ、優れた品質を有して信頼性の高い半導体装置を容
易に得ることができる半導体装置の製造方法を提供する
ことをその目的とするものである。
本発明は、所定の不純物領域を形成した半導体基板の表
面領域の部分を除去する工程と、新しく露出した不純物
領域及び半導体基板の表面上にシリケートガラス層を堆
積する工程と、シリケートがラス層上にチツ化膜を形成
する工程とを設けて、表面領域での不純物濃度の低下を
防止すると共に、反転領域が形成されるのを防止して品
質及び信頼性の向上を図った半導体装置を容易に得るこ
とができる半導体装置の製造方法である。
面領域の部分を除去する工程と、新しく露出した不純物
領域及び半導体基板の表面上にシリケートガラス層を堆
積する工程と、シリケートがラス層上にチツ化膜を形成
する工程とを設けて、表面領域での不純物濃度の低下を
防止すると共に、反転領域が形成されるのを防止して品
質及び信頼性の向上を図った半導体装置を容易に得るこ
とができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
第４図（４）乃至同図［Ｆ］）は、本発明方法を工程順
に示Ｊ説明図である。先ず、同図体）に示す如く、例え
ばＮ＋型高椿度層２θａ上に低ａ度〜２０ｂを積層して
々る半導体基板２０を用意する。この半導体基板２０の
低濃度層２０ｋに例えばゾロンの不純物拡散を選択的に
施し、その主面から所定の拡散深さを有するペース領域
２１を形成する。次いで、ペース領域２１の主面からこ
れよシも高濃度の不純物を選択的に拡散し、浅い拡散深
さのペース付随領域２２をペース領域２ノ内に形成する
。次いで、ペース付随領域２ノと反対導電型の不純物を
ペース付随領域２ノよシも深い拡散深さでペース付随領
域２１内に形成しエミッタ領域２３とする。なお、同図
中２４は、エミ、り領域２３の形成の際に使用された酸
化膜である。
に示Ｊ説明図である。先ず、同図体）に示す如く、例え
ばＮ＋型高椿度層２θａ上に低ａ度〜２０ｂを積層して
々る半導体基板２０を用意する。この半導体基板２０の
低濃度層２０ｋに例えばゾロンの不純物拡散を選択的に
施し、その主面から所定の拡散深さを有するペース領域
２１を形成する。次いで、ペース領域２１の主面からこ
れよシも高濃度の不純物を選択的に拡散し、浅い拡散深
さのペース付随領域２２をペース領域２ノ内に形成する
。次いで、ペース付随領域２ノと反対導電型の不純物を
ペース付随領域２ノよシも深い拡散深さでペース付随領
域２１内に形成しエミッタ領域２３とする。なお、同図
中２４は、エミ、り領域２３の形成の際に使用された酸
化膜である。
次いで、同図（Ｂ）に示す如く、酸化膜２４中のアルカ
リイオンや重金属イオン等によシ、ペース領域２ノやペ
ース付随領域２２の表面で反転が起きるのを防止するた
め、酸化膜２４を除去した後、フッ酸：硝酸：酢酸の比
が１ ：１５０ ： １０からなるエツチング液にて、
ペース領域２１及びペース付随領域２２０表面の濃度垂
れ下シ部５− を除去する。
リイオンや重金属イオン等によシ、ペース領域２ノやペ
ース付随領域２２の表面で反転が起きるのを防止するた
め、酸化膜２４を除去した後、フッ酸：硝酸：酢酸の比
が１ ：１５０ ： １０からなるエツチング液にて、
ペース領域２１及びペース付随領域２２０表面の濃度垂
れ下シ部５− を除去する。
次いで、同図−に示す如く、表面領域の部分を除去した
ペース領域２１．ペース付随領域２２、エミッタ領域２
３及び半導体基板２θ上に、例えば厚さ５ｏｏｏ〜９０
００Ｘのシリケートガラス層２５を５Ｈ４（５％）とＰ
Ｈ，（２０００ｐｐｍ）を約４００℃の温度で反応させ
ることによシ堆積する。次いで、このシリケートガラス
層２５上に同様にして厚さ約４０００Ｘのリンシリケー
トガラス層２６及び厚さ約４０００〜４５００Ｘのシリ
ケートガラス層２７を順次堆積する。
ペース領域２１．ペース付随領域２２、エミッタ領域２
３及び半導体基板２θ上に、例えば厚さ５ｏｏｏ〜９０
００Ｘのシリケートガラス層２５を５Ｈ４（５％）とＰ
Ｈ，（２０００ｐｐｍ）を約４００℃の温度で反応させ
ることによシ堆積する。次いで、このシリケートガラス
層２５上に同様にして厚さ約４０００Ｘのリンシリケー
トガラス層２６及び厚さ約４０００〜４５００Ｘのシリ
ケートガラス層２７を順次堆積する。
このシリケートガラス等２５・・・２７の堆積手段とし
ては、例えば、Ｃ−Ｖ−Ｄ（ＧｈｅｍｌｃｔＬＩ Ｖａ
ｐｏｒＤｅｐｏａｉｔｊｏｎ）法を採用するのが望まし
い。次に、これに水素燃焼処理を１１００℃で３０〜６
０分施した後、減圧Ｃ−Ｖ−Ｄ法によシンリケードガラ
ス層２７上にチッ化膜（Ｓｉ３Ｎ４１１１）２ｇを厚さ
７００〜１５００Ｘ形成する。チッ化膜２８の厚さが７
００Ｘに満ない場合には、半導体基板２０に形成した素
子を外部汚染から十分に保護６− できず、１５００Ｘを越えるとシリケートガラス層２７
の応力によって亀裂が発生する。
ては、例えば、Ｃ−Ｖ−Ｄ（ＧｈｅｍｌｃｔＬＩ Ｖａ
ｐｏｒＤｅｐｏａｉｔｊｏｎ）法を採用するのが望まし
い。次に、これに水素燃焼処理を１１００℃で３０〜６
０分施した後、減圧Ｃ−Ｖ−Ｄ法によシンリケードガラ
ス層２７上にチッ化膜（Ｓｉ３Ｎ４１１１）２ｇを厚さ
７００〜１５００Ｘ形成する。チッ化膜２８の厚さが７
００Ｘに満ない場合には、半導体基板２０に形成した素
子を外部汚染から十分に保護６− できず、１５００Ｘを越えるとシリケートガラス層２７
の応力によって亀裂が発生する。
次に、同図（１））に示す如く、写真蝕刻法によりチッ
化膜２８．シリケートがラス層ｚｓ、２７及びリンシリ
ケートガラス層２６を貫挿して、エミッタ領域２３．ペ
ース付随領域２２に通じるコンタクトホール２９を開口
する。
化膜２８．シリケートがラス層ｚｓ、２７及びリンシリ
ケートガラス層２６を貫挿して、エミッタ領域２３．ペ
ース付随領域２２に通じるコンタクトホール２９を開口
する。
然ル後、コンタクトホール２９を介してエミッタ領域２
３．ペース付随領域２２の各々に接続する電極層を厚さ
約３μチツ化膜２８土に形成し、これに周知の写真蝕刻
法にて・千ターニングを施して電極３０を得る。捷た、
半導体基板２θの裏面側にコレクタ電極３ノを形成して
同図（ｇ）に示す如き半導体装置４０を得る。
３．ペース付随領域２２の各々に接続する電極層を厚さ
約３μチツ化膜２８土に形成し、これに周知の写真蝕刻
法にて・千ターニングを施して電極３０を得る。捷た、
半導体基板２θの裏面側にコレクタ電極３ノを形成して
同図（ｇ）に示す如き半導体装置４０を得る。
このようにこの半導体装置の製造方法によれば、エミッ
タ領域２３の形成後に、エミッタ領域２３を含む半導体
基板２０の表面領域の部分を除去しているので、ベース
伺随領域２２の表面領域での不純物′ＩＩｋ度の承れ下
が９は力い。このため、ペース領域２ノの表面で反転が
起きるのを防止できる。また、半導体基板２０内に形成
された素子を外部汚染から保獲するシリケートガラス層
２５．２７及びリンシリケートがラス層２６は、ｃニー
Ｖ−Ｄ法により４００〜５００℃の低温で形成されてい
る。このため、従来方法で形成された酸化膜に比べてア
ルカリ金属や重金属イオンの含有量は皆無に等しい。仮
にこのような汚染イオンが含まれていてもＣ−Ｖ−Ｄ処
理の際の温度が低いので、半導体基板２０内の素子に向
ってこれらのイオンが拡散するのを抑制することができ
る。１ｋ、シリケートガラス層２７上には、減圧ＣＶＤ
法にてチッ化膜２８が形成されているので、外部汚染防
止作用を更に高めることができると共に、電極３０とシ
リケートがラス層２７との間で酸素空位が発生するのを
阻止することができる。これらの結果、ペース領域２１
の表面でのペース電流を低減し、極めて優れた品質を有
すると共に、信頼性の高い半導体装置を容易に得ること
ができる。
タ領域２３の形成後に、エミッタ領域２３を含む半導体
基板２０の表面領域の部分を除去しているので、ベース
伺随領域２２の表面領域での不純物′ＩＩｋ度の承れ下
が９は力い。このため、ペース領域２ノの表面で反転が
起きるのを防止できる。また、半導体基板２０内に形成
された素子を外部汚染から保獲するシリケートガラス層
２５．２７及びリンシリケートがラス層２６は、ｃニー
Ｖ−Ｄ法により４００〜５００℃の低温で形成されてい
る。このため、従来方法で形成された酸化膜に比べてア
ルカリ金属や重金属イオンの含有量は皆無に等しい。仮
にこのような汚染イオンが含まれていてもＣ−Ｖ−Ｄ処
理の際の温度が低いので、半導体基板２０内の素子に向
ってこれらのイオンが拡散するのを抑制することができ
る。１ｋ、シリケートガラス層２７上には、減圧ＣＶＤ
法にてチッ化膜２８が形成されているので、外部汚染防
止作用を更に高めることができると共に、電極３０とシ
リケートがラス層２７との間で酸素空位が発生するのを
阻止することができる。これらの結果、ペース領域２１
の表面でのペース電流を低減し、極めて優れた品質を有
すると共に、信頼性の高い半導体装置を容易に得ること
ができる。
このような効果を確認するために、実施例にて得れる半
導体装置４ｏの電極形成工程後に・５００℃の熱処理を
施してその前後でのコレクタ遮断電流（ＩｃＢｏ）を調
べたところ第５図に示す結果を得た。同図から明らかな
如く、熱処理の前後でコレクタ遮断電流（ＴＣＢＯ）の
変化はほとんど見られない。また、実施例にて１４４ら
れた半導体装竹子Ｊ−に高電圧通電寿命試験を施し、そ
の前後におけるコレクタ遮断電流（ＴＣＢＯ）及びペー
ス電流（■Ｂ）の変化を調べたところ、夫々第６図（Ａ
）及び同図ω）に示す結果を得た。これらの図から明ら
かな如く、コレクタ遮断電流（ＴＣＢＯ）及びペース電
流（■Ｂ）の何れもが、高電圧通電寿命試験後において
もほとんど変化していないことが判る。また、実施例に
て得られた半導体装置４０では、ペース領域２１の表面
でのペース電流の増加を阻止できることが確認された。
導体装置４ｏの電極形成工程後に・５００℃の熱処理を
施してその前後でのコレクタ遮断電流（ＩｃＢｏ）を調
べたところ第５図に示す結果を得た。同図から明らかな
如く、熱処理の前後でコレクタ遮断電流（ＴＣＢＯ）の
変化はほとんど見られない。また、実施例にて１４４ら
れた半導体装竹子Ｊ−に高電圧通電寿命試験を施し、そ
の前後におけるコレクタ遮断電流（ＴＣＢＯ）及びペー
ス電流（■Ｂ）の変化を調べたところ、夫々第６図（Ａ
）及び同図ω）に示す結果を得た。これらの図から明ら
かな如く、コレクタ遮断電流（ＴＣＢＯ）及びペース電
流（■Ｂ）の何れもが、高電圧通電寿命試験後において
もほとんど変化していないことが判る。また、実施例に
て得られた半導体装置４０では、ペース領域２１の表面
でのペース電流の増加を阻止できることが確認された。
なお、チッ化膜２８及びシリケートがラス層２５・・・
２７の形成は、第７図に示す如く、その周面をメサ形に
傾斜した傾斜面３２として、下層のシリケートガラス層
２５等の周面をその上９− に積層する次の層で完全に包囲することにより外部汚染
防止作用、酸素空位発生阻作用等を更に高めても良い。
２７の形成は、第７図に示す如く、その周面をメサ形に
傾斜した傾斜面３２として、下層のシリケートガラス層
２５等の周面をその上９− に積層する次の層で完全に包囲することにより外部汚染
防止作用、酸素空位発生阻作用等を更に高めても良い。
以上蒲、明した如く、本発明に係る半導体装置の製造方
法によれば、ペース領域の表面でのペース電流を低減し
、かつ、優れた品質を有して信頼性の高い半導体装置を
容易に得ることができるものである。
法によれば、ペース領域の表面でのペース電流を低減し
、かつ、優れた品質を有して信頼性の高い半導体装置を
容易に得ることができるものである。
第１図は、従来の方法にて製造された半導体装置の断面
図、第２図は、５００℃の熱処理の前後におけるコレク
タ遮断電流の変化を示す特性図、第３図（Ａ）は、寿命
試験の前後におけるコレクタ遮断電流の変化を示す特性
図、同図（Ｂ）は、寿命試験の前後におけるペース電流
の変化を示す特性図、第４図（Ａ）乃至同図■）は、本
発明に係る半導体装置の製造方法を工程順に示す説明図
、第５図は、実施例にて得られた半導体装置の熱処理前
後におけるコレクタ遮断電流の変化を示１０− す特性図、第６図体）は、同半導体装置の寿命試験の前
後におけるコレクタ遮断電流の変化を示す特性図、同図
ω）は、寿命試験後におけるペース電流の変化を示す特
性図、第７図は、シリケートガラス層及びチッ化膜の積
層構造の他の例を示す断面図である。 ２０…半導体基板、２ノ・・・ペース領域、２２・・・
ペース付随領域、２３・・・エミッタ領域、２５・・・
シリケートガラス層、２６・・・リンシリケートガラス
層、２７・・・シリケートガラス層２８・・・チッ化膜
、２９・・・コンタクトホール、３０・・・電極、３１
・・・コレクタ電極、す・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦 １１−
図、第２図は、５００℃の熱処理の前後におけるコレク
タ遮断電流の変化を示す特性図、第３図（Ａ）は、寿命
試験の前後におけるコレクタ遮断電流の変化を示す特性
図、同図（Ｂ）は、寿命試験の前後におけるペース電流
の変化を示す特性図、第４図（Ａ）乃至同図■）は、本
発明に係る半導体装置の製造方法を工程順に示す説明図
、第５図は、実施例にて得られた半導体装置の熱処理前
後におけるコレクタ遮断電流の変化を示１０− す特性図、第６図体）は、同半導体装置の寿命試験の前
後におけるコレクタ遮断電流の変化を示す特性図、同図
ω）は、寿命試験後におけるペース電流の変化を示す特
性図、第７図は、シリケートガラス層及びチッ化膜の積
層構造の他の例を示す断面図である。 ２０…半導体基板、２ノ・・・ペース領域、２２・・・
ペース付随領域、２３・・・エミッタ領域、２５・・・
シリケートガラス層、２６・・・リンシリケートガラス
層、２７・・・シリケートガラス層２８・・・チッ化膜
、２９・・・コンタクトホール、３０・・・電極、３１
・・・コレクタ電極、す・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦 １１−
Claims (1)
- 一導電型の半導体基板の所定領域に所望導電型の不純物
領域を形成する工程と、該不純物領域及び前記半導体基
板の表面領域の部分を除去する工程と、該不純物領域及
び前記半導体基板の除去された表面上にンリケートがラ
ス層ｅ［積する工程と、該ンリケートガラス層上にチッ
化膜を形成する工程とを具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214344A JPS59104134A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214344A JPS59104134A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104134A true JPS59104134A (ja) | 1984-06-15 |
Family
ID=16654203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214344A Pending JPS59104134A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104134A (ja) |
-
1982
- 1982-12-07 JP JP57214344A patent/JPS59104134A/ja active Pending
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