JPS5898268A

JPS5898268A - サ−マルヘツドの制御回路

Info

Publication number: JPS5898268A
Application number: JP56197985A
Authority: JP
Inventors: Masaaki Mori; 正昭森
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1981-12-09
Filing date: 1981-12-09
Publication date: 1983-06-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、感熱記録に用いられるサーマルヘッド装置に
係り、特にその制御回路に関する。

１ラインバツフアを塔載したサーマルヘッド装置ｔにお
いて、線密度の高いときは、その駆動系を交互に配置す
るような形にしている。そのとき、発熱体、駆動回路、
外部コントロール回路のそれぞれの接続は、テープキャ
リアと多１一基板により行なわれている。

しかしながら、従来装置においては次のような欠点があ
る。

■　テープキャリアあるいは多ｌ−基板を１棟類で行な
う場合は、駆動系は、発熱体を中心に交互配置としたと
ぎ、接続用電極部金カギ形に曲げる必要かある。そのた
め、サーマルヘッドｉ＋ｔの幅が犬ぎくなってしまう。

■　テープキャリア′４を左右対称のものを使うと前記
■の問題は解決されるが、２糧類の部品を必伸とするた
め、生産性は悪くなる。

Ｐ１図、第２図は、従来装置の平面図およびＸ−Ｘ′断
面図を示したものである。

１０は抵抗体、１１　、１５は電極群（ｌｌｂ　、　１
５ｂはゼンデイング個所）、１２　、１６はテープキャ
リア、１３゜１７は集積回路、１４　、１８は共通導電
部、１９は金属支持板、題、２２は印刷（ガラエボ）基
板、２１はセラミック基板である。

この構成は、金属支持板１９上にセラミック基板２１と
印刷（ガラエボ）基板″２（１、２２が接着されており
、その間に集積回路１３　、１７のチップを乗せたテー
プキャリア１２　、１６が接続されている。なお、セラ
ミック基板２１上には、中央部に抵抗発熱体１０とそれ
につながる電極１１　、１５が膜形成されている。

また印刷（ガラエボ）基板上には外部回路につながる配
、Ｎ（共通導電部）かつ（られている。

ところで、このサーマルヘッド装置には外部から１ライ
ン分のシリアル印字ｖＩ＠が入力されるようになってい
る。

第３図は、集積回路チップの基本回路を示したブロック
図である。

３００は共通電源線、　１０１　、１０２　、１０３　
、・・・は抵抗体１０上のヒーター素子、３０１　、３
０２　、３０３　、・・・は駆動用トランジスタ、３０
４　、３０５　、３０６　、・・・は論理積回路、３０
７はストロゼ信号線、３０８はｎピットラッチ回路、３
０９はデータイン信号線、３１０はｎピットシフトレジ
スタ、３１１はクロック信号線、３１２はロード信号線
である。

そして、ここでシリアルデータ（印刷データ）はＤＩ端
子からデータイン信号Ｓｔｔ介して入力し、ｎピットの
シフトレジスタ３１０に順次入力していく。ｎピットシ
フトレジスタ３１０は１ライン分のデータ長に対応する
ピット数分だけシリーズに並べられており、１ライン分
が全て入力すると、ローｒ信号＃３１２へ与えられるロ
ーＰ信号で、シフトレジスタ３１５からラッチ回路３０
８へパラレルにデータ転送がなされる。それから、ラッ
チ回路３０８のパラレルデータとストローブ信号−３０
７へ加えられるストローブ信号でトランジスタ３０１〜
３０３、・・・を駆動し、ラッチ回路３０８側に黒情報
がある所は、それに対応した発熱抵抗体１０１〜１０３
゜・・・に記録用成流が流れることになる。

ところで、これら回路から成る集積回路チップ１３　、
１７　、・・・は交互に配置されている。そして初めの
シリアルデータがｎピットテープキャリア１２０集積回
路１３に入力する。このときのデータの配列方向は矢印
方向であり、次のｎビット分ではテープキャリア１３の
データはテープキャリア１７に移ることになる。テープ
キャリア１３と１７は同じものを使っていると、そのデ
ータ配列はテープキャリア１７では矢印のよう−になり
、テープキャリア１３　、１７は逆方向になってしまう
ので、カギ形に配置した電−１５上にテープキャリア１
７ヲ図示のように配置することで、テープキャリア側デ
ータを逆にしている。（特願昭５５−９０９９９　）こうすることで、外部からのシリアルデータ配列が発熱
体駆動回路配列と対応することになる。

なお、この場合の信号ライン（データイン信号ｄ３０９
）はｎピット毎に交互に根分は入力する必要があるため
、そのためのインターフェイス回路が必要になってくる
。そこでそのインターフェイス回路について、第４図（
ａ）　？　（ｂ）を用いて説明する。

第４図（ａ）において、シリアルデータ１〜６（各・番
号はｎピットデータで構成されている）はトグル回路伯
により、ｎピット毎にチャンネルＡ（ａｈＡ）、チャン
ネルＢ（ｃｈＢ）に交互に根分けられ、ｃｈＡは１１３
＃　５１　・・・、ｅｈＢは２，４，６・・・というよ
うに入力される。また、このときのクロック信号（ｅｈ
ＡのクロックをｃｈＡｃＫ、ｃｈＢのクロックをｃｈＢ
ｃＫ）とデータ（ｃｈＡのデータａｈ　Ａ　ＤＡＴＡ、
　ａｈ　Ｂのデータｃｈ　Ｂ　ＤＡＴＡ　）の関係は第
４図（ｂ）に示すとおりである。

ところで、このようなサーマルヘラＰにおいても、小型
化したいという希望が強く、特に幅Ｗを狭くしたいとい
う要求が強い。しかしこの方法では電極をカギ形にする
ため幅Ｗを小さくできない。

そこで、このカギ形を止めて第５図のようにテープキャ
リアのアウターリード（電極群）　１１０　。

１５０ヲ上辺と左辺（逆でも良い）に持って米ると、カ
ギ形部が小さく、その幅がＷ′になるが、テープギヤリ
ア】２０とテープキャリア１６０のデータの方向が欠印
に示すように逆向きになってしまうため、例えばテープ
キャリア１６０については内部配線（集積回路１４０　
、１７０　）をテープキャリア１２０と全て逆にするよ
うに形成してやる必要があり、そのため２種類のテープ
キャリアを必要とすることになり、製造上からも面白く
ない。

本発明は、第５図における従来手段で施工したときの不
具合を排除し、１種類のテープキャリアで第５図の形態
を可能とした制御回路を提供することを、その目的とす
る。

第６図は、本発明の一実施例のブロック図である。

６０１はクロックツぞルス発生器、６０２はラインバッ
ファメモリ、６０３　、６０４はシフトレジスタ、６０
５はビットカウンタ、６０６は論理和素子、６０７は増
幅器、６０８〜６１１は論理ｓｔ累子である。

まず、外部回路からクロックに同期したデータか１ライ
ン分ｊ−次入力して（る。

そのときのデータは第１のｎビットシフトレジスタ（Ｓ
ＲＩ　’＞　６０３に入力する。このｎビットシフトレ
ジスタ６０３はシリアル入力・、ｅラレル出力タイプで
ある。

そしてｎビットＫＪしたとき、ビットカウンタからの信
号を論理和素子６０６、増幅器６０７からなるＡルス形
成回路で受け、第２のｎビットシフトレジスタ（ＳＲ２
）　６０４にロード信号６１２として入力してやる。

すると、第１のｎビットシフトレジスタ６０３のデータ
が第２のｎビットシフトレジスタ６０４に転送される。

この第２のｎビットシ７トレ・ジスタロ０４はライト出
力６１３あるいはレフト出力６１４のいずれのシフト出
力も出力可能であり、それらによりライトあるいはレフ
トの各シフトが行なわれ、これらはビットカウンタ６０
５の出力信号で切替えられる。

ここでは、最初にライトシフトされるとする。

こうすることでａｈ　Ａ　ＤＡＴＡとして出力される。

次に、第２番目のｎビット群のデータが第２のｎビット
シフトレジスタ６０４にノぞラレル入力すると、ビット
カウンタ６０５が逆転し、レフト出力６１４が出力する
レフトシフトとなりＣｈ　Ｂ　ＤＡＴＡ側に出力される
ことになる。

こうすることでｎビット毎にデータの配列が逆になり、
出力されていくので、従来技術での不具合が払拭される
ことになる。

なお、この実施例ではラインバッファメモリ６０２の一
番最後のｎビット群は、通常であると第２のシフトレジ
スタＳＲ２に転送され止まることになるので、クロック
発振器６０１のパルスをｎビット分余計に出力してやる
必要がある。また、これとは逆にｃｈＡまたはｃｈＢの
クロックについては、初めのｎビット分が出力されてし
まうのでこの分をエツ、クタイプのラッチ等を用いてカ
ットしてやる必要がある。

か（して、本発明によれば、内部配線が同じタイプのテ
ープキャリア１種類のみとし、シリアルデータがｎビッ
ト毎に逆転してしまうことに対しては、外部回路で逆に
したものを入力することで対応し、副次的にサーマルヘ
ッド装置の幅も縮少できる。

【図面の簡単な説明】

第１図、第２図は従来装置の平面図およびＸ−Ｘ′断面
図、第３図は集積回路チップの基本回路を示したブセツ
ク図、第４図（亀）　ｔ　（ｂ）はトグル回路の説明図
、第５図は本発明の一実施例の平面図、第６図はその回
路の構成を示すブロック、図である。ＩＯ・・・折抗体、１１　、１５　、１１０　、１５０
・・・電極群（ｌｌｂ、１５ｂ４！＆ｙディング個所）
、１２　、１６　、１２０゜１６０・・・テープキャリ
ア、１３　、１７・・・集積回路、１４　、１８・・・
共通導電部、１９・・・金禰支持板、加、２２・・・印
刷（ガラエゼ）基板、２１・・・セラミック基板、４０
・・・トグル回路、１０１　、１０２　、１０３・・・
ヒーター素子、３００・・・共通電源線、３０１　、３
０２　、３０３・・・駆動用トランジスタ、３０４　、
３０５　、３０６・・・論理積回路、３０７・・・スト
ロＩ信号線、３０８・・・ｎビットラッチ回路、３０９
・・・データイン信号婦、３１０・・・ｎビットシフト
レジスタ、３１１・・・クロック信号婦、３１２・・・
ロー１’信号４．６０１・・・クロックツぞルス発生５
．６０２・・・ラインパックアメモリ、　　６０３　、
６０４・・・シフトレ、）スタ、６０５・・・ピットカ
ウンタ、６０６・・・論理和素子、６０７・・・増幅器
、６０８〜６１１・・・論理積素子。出願人代理人　　猪　股　　　　清躬　１　に　　　　　　　　　躬　２　し躬　３　図５Ｉど躬　４　図ｃｈＡＤＡＴＡ−皿り皿り皿Ｌ（ｂ’　　ＣｈＢＣＫｕ員− ｃｈ８　ｏＡＴＡＪｆｆＬ皿口皿−一時間一も５　図

Claims

【特許請求の範囲】

シリアルなデータとクロック信号を入力するサーマルヘ
ッドの回路において、ｎビット毎に前記クロック信号を
切分けるためのｎビットカウンタと、ｎビットの前記デ
ータを一時記憶しノぞラレル出力できる第１のｎビット
シフトレジスタと、この第１のビットシフトレジスタか
らのパラレル入力を記憶し出力指令を受けて前記データ
の右シフト、左シフト機能を有する第２のｎピットシフ
トレジスタと、前記ｎビットカウンタの出力を得て前記
第１のシフトレジスタの前記パラレル出力全前記第２の
ｎピットシフトレジスタに記憶させる信号をつくるタイ
ミング形成回路と、１ラインの前記データに対応するク
ロックパルス数より宮にｎビット多くクロックツにルス
全発生するようにしたクロック発生器を具備することを
特徴とするサーマルヘッドの制御回路。