JPS5893391A - 電子回路パッケ−ジのパワ−オンリセット方式 - Google Patents
電子回路パッケ−ジのパワ−オンリセット方式Info
- Publication number
- JPS5893391A JPS5893391A JP19249981A JP19249981A JPS5893391A JP S5893391 A JPS5893391 A JP S5893391A JP 19249981 A JP19249981 A JP 19249981A JP 19249981 A JP19249981 A JP 19249981A JP S5893391 A JPS5893391 A JP S5893391A
- Authority
- JP
- Japan
- Prior art keywords
- power
- electronic circuit
- terminal
- printed circuit
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源投入状態でプリント基板をコネクタに挿入
する際に、電源及び信号端子のＷ！続順序−を保証でき
るようにした電子回路パッケージのバ、ワーオンリセッ
ト方式に関する。
する際に、電源及び信号端子のＷ！続順序−を保証でき
るようにした電子回路パッケージのバ、ワーオンリセッ
ト方式に関する。
Ｃ−ＭＯ８等の集積回路に対しては電源投入順序によっ
ては素−子を破壊する恐れがある。従来、この種の素子
を搭載したプリント基板単位で鉱内部保護回路が充分で
あるため、電源投入順序は問題とはならなかつ九。
ては素−子を破壊する恐れがある。従来、この種の素子
を搭載したプリント基板単位で鉱内部保護回路が充分で
あるため、電源投入順序は問題とはならなかつ九。
本発明の目的はプリント基板単位で電源投入順序を保証
することによって、従来内部保護回路に負っていたＬＳ
Ｉ等の保５ｔ−１今後予想されるカスタムＬＳＩの多用
等に対応して二重化し、信頼性を向上し、しかも安価に
実現できる電子回路パッケージのパワーオンリセット方
式を提供することにある。
することによって、従来内部保護回路に負っていたＬＳ
Ｉ等の保５ｔ−１今後予想されるカスタムＬＳＩの多用
等に対応して二重化し、信頼性を向上し、しかも安価に
実現できる電子回路パッケージのパワーオンリセット方
式を提供することにある。
本発明の電子回路パッケージのパワーオンリセット方式
は、少なくとも一側面に挿、入端子部全般け、該端子部
をコネクタに挿入して電気的接続を行なうプリント基板
において、前記挿入端子部のうちの少なくとも１つの端
子を骸プリント基板の端部よシ内側に配置し、電源投入
状態で挿抜ｑれる場合、咳内側に配置され九燗子によっ
て搭載され良電子回路のフリップ７ａツブの初期設定を
行なうことによシ挿入時の電源及び信号端子の接続順序
を保証し次ことを特徴とする。
は、少なくとも一側面に挿、入端子部全般け、該端子部
をコネクタに挿入して電気的接続を行なうプリント基板
において、前記挿入端子部のうちの少なくとも１つの端
子を骸プリント基板の端部よシ内側に配置し、電源投入
状態で挿抜ｑれる場合、咳内側に配置され九燗子によっ
て搭載され良電子回路のフリップ７ａツブの初期設定を
行なうことによシ挿入時の電源及び信号端子の接続順序
を保証し次ことを特徴とする。
次に図面を参照して本発明を説明する。
第１図は本発明の原理を示すもので、他の端子よシも遅
らせて接続し危い端子のプリントパターン會参照数字１
に示すように他の端子パターン２よ）も内側に配置し穴
ものである。
らせて接続し危い端子のプリントパターン會参照数字１
に示すように他の端子パターン２よ）も内側に配置し穴
ものである。
−例として、Ｐ型基板のＬＳＩを搭載した電子回路パッ
ケージにおいて端子２を最低電位の電源、端子１を他の
電源端子に用すればＬ８Ｉの基板に最初に最低電位が印
加され、素子の分離が保証される。
ケージにおいて端子２を最低電位の電源、端子１を他の
電源端子に用すればＬ８Ｉの基板に最初に最低電位が印
加され、素子の分離が保証される。
第２′図は本発明をプリント基板内の初期設定に適用し
次場合の一実ｊＩｆｌｔ示したもので内側に配置した端
子パターン１の信号（ＴＴＬレベルでＬ）とプリント基
板内のリセツーｉ号とのＯＲをとってフリップフロップ
４のリセット入力端子ＲＫｉｌ続して電源投入時、ツリ
ツブフロップ４ｔ−強制的にリセットしている。
次場合の一実ｊＩｆｌｔ示したもので内側に配置した端
子パターン１の信号（ＴＴＬレベルでＬ）とプリント基
板内のリセツーｉ号とのＯＲをとってフリップフロップ
４のリセット入力端子ＲＫｉｌ続して電源投入時、ツリ
ツブフロップ４ｔ−強制的にリセットしている。
本発明は以上説明し九ように端子パターンの配置を適当
に行うことによって、プリント基板搭載の電子回路の信
頼性を向上させることｔ−安価に実現できる。
に行うことによって、プリント基板搭載の電子回路の信
頼性を向上させることｔ−安価に実現できる。
又、上記の内側に配置し九端子パターンを、プリント基
板搭載電子回路内の７リツプフロツプの所定の入力端子
に接続することによって、プリント基板内の初期設定を
自動的に行うことができる。
板搭載電子回路内の７リツプフロツプの所定の入力端子
に接続することによって、プリント基板内の初期設定を
自動的に行うことができる。
第１図は、本発明の原理を示すもので、プリント基板端
部ｔ−表わし次回、第２図は、本発明をプリント基板搭
載方式設定に適用しｔ場合の一実施例を示した説明図で
ある。 １・・・・・・他の端子よシも内側に配置した端子、２
・・；・・・通常の端子、３・・・・・・ＴＴＬＯＲゲ
ート、４・・・・・・フリップフロップ“プ。 墾１図 半２ｖ 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
部ｔ−表わし次回、第２図は、本発明をプリント基板搭
載方式設定に適用しｔ場合の一実施例を示した説明図で
ある。 １・・・・・・他の端子よシも内側に配置した端子、２
・・；・・・通常の端子、３・・・・・・ＴＴＬＯＲゲ
ート、４・・・・・・フリップフロップ“プ。 墾１図 半２ｖ 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地
Claims (1)
- 少なくとも一側面に挿入端子部を設け、該端子部全コネ
クタに挿入して電゛気的接続を行なうプリント基板にお
いて、前記挿入端子部のうちの少なくとも１つの端子を
該プリント基板の端部よシ内側に配置し、該内側に配置
された端子によりて搭載され交電子回路のフリップ７ａ
ツブの初期設定を行なうことによシ挿入時の電源及び信
号端子の接続順序を保証したことを特徴とする電子回路
パッケージのパワーオンリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19249981A JPS5893391A (ja) | 1981-11-30 | 1981-11-30 | 電子回路パッケ−ジのパワ−オンリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19249981A JPS5893391A (ja) | 1981-11-30 | 1981-11-30 | 電子回路パッケ−ジのパワ−オンリセット方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893391A true JPS5893391A (ja) | 1983-06-03 |
Family
ID=16292318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19249981A Pending JPS5893391A (ja) | 1981-11-30 | 1981-11-30 | 電子回路パッケ−ジのパワ−オンリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008023950A (ja) * | 2006-07-25 | 2008-02-07 | Rex Industries Co Ltd | エレクトロフュージョン継手用クランプ装置 |
-
1981
- 1981-11-30 JP JP19249981A patent/JPS5893391A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008023950A (ja) * | 2006-07-25 | 2008-02-07 | Rex Industries Co Ltd | エレクトロフュージョン継手用クランプ装置 |
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