JPS5889952U - 半導体装置 - Google Patents

半導体装置

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JPS5889952U
JPS5889952U JP1982138852U JP13885282U JPS5889952U JP S5889952 U JPS5889952 U JP S5889952U JP 1982138852 U JP1982138852 U JP 1982138852U JP 13885282 U JP13885282 U JP 13885282U JP S5889952 U JPS5889952 U JP S5889952U
Authority
JP
Japan
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solder
circuit board
multilayer circuit
ceramic multilayer
semiconductor device
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Application number
JP1982138852U
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English (en)
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JPS6025910Y2 (ja
Inventor
薗　陸郎
Original Assignee
富士通株式会社
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Publication of JPS5889952U publication Critical patent/JPS5889952U/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Combinations Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案に係る半導体装置の１例を分解して示す
断面説明図、第２図、第３図及び第４図はそれぞれ第１
図に示す基板の完成品における半導体素子搭載部、ビア
コネクタ部及びポール部を夫々示す拡大断面説明図、及
び第５図は本考案に係る半導体装置の完成品例を示す断
面説明図である。 図において、１はセラミック多層回路板、１３は配線板
、８は半導体素子チップ、１４はチップボンディング用
パターン、５はビア、４はビア受はパッド、１１はチッ
プボンディング用パターン、１５はポール、１３ａはチ
ップ用開口、１３ｂはポール孔、９は半田、４ａ、１θ
ａは半田ダム、１５′はポール接続用パターン、１６は
スルーホール、１２は表面回路パターン、３はコネクタ
パッドを示す。 第１図 第４図

Claims (1)

  1. 【実用新案登録請求の範囲】 １　セラミック多層回路板と乎導体素子を搭載した配線
    板から成り、該セラミック多層回路板に該配線板ガく搭
    載されていることを特徴とする半導体装置。 ２　該配線板に該半導体素子がフェースダウンボンデン
    グされていて、該半導体素子の裏面が該セラミック多層
    回路板の表面に着座していることを特徴とする「実用新
    案登録請求の範囲」第１項に記載の半導体装置。 ３　該セラミック多層回路板の表面にビア受はパ・シト
    が形成され、他方該配線板の裏面にはビア接続用パター
    ンが形成されていて、該パッドとパターンが半田で接合
    されていることを特徴とする「実用新案登録請求の範囲
    」第１項記載の半導体装置。 ４　該セラミック多層回路板の表面にワイヤリング用の
    ポールを配設し、他方該配線板にはポール孔を穿設し、
    該セラミック多層回路板に該配線板が搭載した状態にお
    いて該ポールが該孔を通じて該配線板の表面から突出す
    るようにしたことを特徴とする「実用新案登録請求の範
    囲」第１項に記載の半導体装置。 ５　該配線板が樹脂基板とその両面に形成された回路パ
    ターンを有し、該半導体素子が該セラミック多層回路板
    に半田で固定されていることを特徴とする「実用新案登
    録請求の範囲」第１項に記載の半導体装置。 ６　該セラミック多層回路板の表面に該半導体素子のチ
    ップ着座用パターンが形成されており、該ビア受はパッ
    ドと該ビア接続用パターンの両者の内生なくとも該パッ
    ドに半田ダムが配設されていて、該チップ着座用パター
    ンに該半導体装置のチップが半田で接合され且つ該ビア
    接続用パターンが該半田ダムに容れた半田で該ビア受は
    パッドに接合されていることを特徴とする・　「実用新
    案登録請求の範囲」第３項に記載の半導体装置。 ７　該ビア接続用パターンに半田ダムが形成されていて
    、当該半田ダムと該ビア受はパッド上の半田ダムが半田
    で接合していることを特徴とする［実用新案登録請求の
    範囲）第６項に記載の半導体装置。
JP1982138852U 1982-09-16 1982-09-16 半導体装置 Expired JPS6025910Y2 (ja)

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JPS5889952U true JPS5889952U (ja) 1983-06-17
JPS6025910Y2 JPS6025910Y2 (ja) 1985-08-03

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