JPS5885649A - デ−タ通信装置およびデジタルデ−タとアナログデ−タを交互に通信する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ通信装置に関する亀のであり、更に詳し
くいえば電源回路を利用する組合わされたアナログデー
タおよびデジタルデータ通信装置に関するものである。

本発明の目的社、電源回路を介してアナログデータまた
けデジタルデータの伝送を行うための改曳したデジタル
データ通信装置を得ることである。

この目的シよびその他の目的は、電圧降下を発生させる
九めに電力伝送回路中に抵抗器を利用する送信器と通信
装置の間の”データ通信装置を提供する本発明によシ達
成される。抵抗器を流れる電源回路電流を予め設定され
ている限界の間で迅速に変化させゐことによ）、送信器
ｔたは通信装置によ〉選択的なデジタル通信が行われる
。それらの予め設定されている限界の間の各変化は、直
′狗デジタル情報のデジタルビットを回路中で伝えるた
めに用いられる。そのビットはｍ沖の電圧降下によ）発
生される電圧の変化によって表わされる。アナログデー
タの伝送は、デジタル通信の間に、アナログ値を表わす
電源回路の電流レベルによシ行われる。

以下、図面を参照して本発明の詳細な説明する。

まず、本発明の通信装置の一実施例のプロッタ・図が示
されている第１図を参照する。プ關セス変量送信器２へ
直流電源４から抵抗器６を介して電力が供給される。電
源線の間に過信装置８が接続される。この過信装置８の
接続社電源ｌ１１１７に沿う任意の点で行うことができ
る。この丸めに、この通信装置８は、第９図を参照して
後で説明するように、回路とデータ入力キーブードおよ
び表示器を備えている手持ち装置とできるから、通信装
置８を最大限に利用できる。ζや装置によ）、通信装置
８は送信器２、九とえばパイプライン中の圧力を監視す
為圧力送信器へ電力を供給する２本の纏を介して送信器
２と通信できることＫなる。

この通信の動作は中二重、ビット直列伝送であって、送
信器ループ中に存在する電流と電圧によ）伝えられる。

ループ回路抵抗器６の抵抗値は少くと４２５０オームで
、通信ループ中に直列に挿入される。通常は、送信器に
より監視されているプロ竜ス変量（ｐｖ）、九とえは圧
力がブーセス変胃ダ信号を生ずる。そのような４０〜２
０１ｍＡのアナログ信号は通常のいわゆる２ＩＩＩデー
タ受信器によりモニタされる。その受信器は電６１［４
から供給され九電流に応答して、４〜２０ｍＡの電流信
号により定められ九ブーセス変量の値を表わす出力を生
ずる。そのような装置は米国特許第３５６２７２９号に
示されているように周知である。この装置は第１１図を
参照して後で説明する。このＰＶ傷信号デジタルデータ
通信中ＫＬ畜れ、を九は変更されてデジタルビット伝送
を行う。デジタルデータ通信は、予め設定されている限
界九とえば４鼓大と２０ｍＡ□間でループ電流を急速に
変化させる。ループ電流のむの変化は直列デジタルビッ
ト情報を伝える。

この通信装置は通信動作中に１論理「０」に対して１６
ｍムをループから受は石、すな゛わち「減少させ」、論
理「ｌＪＫ対して０Ｉｌｌｌムをループから受ける。送
信ｓ１２はこの電流変化を、その入力端子と出力端子の
間の電圧降下として検出する。過信装置ＩＫよ〉と動画
され九１６ｍＡが、電流ループに直列接続されている抵
抗器６における４ｖの電圧降下をひ自起してそＯ電圧降
下を生じさせる。

この電圧降下〇九めに送信器の入出力端子間の電圧が４
ｖだけ低くなる。帯域フィルタを用いることによシ、送
信器２はアナ四グ信号送信において許されているものよ
）も急速な電圧変化だけに感する、すなわち、送信器２
はアナレグ信号とデジタル信号を送るが、デジタル信号
だけを受ける。

通信装置８が送信器２との過信を開始すると、プＥＩ−
にス変量（ＰＶ）電流を４〜２０ｗａムの範囲内の８鼓
大きさＫすることもできる。過信装置８はループから更
に１６ｍＡをとり出して全ループ電流を２０〜３６　ｍ
Ａ　Ｋする。この電流と如出しはただ１つのデジタルビ
ット時間に起シ、送信器２との通信が開始されたことを
送信器２へ知らせる大めに用いられる。送信器の入力端
子における電圧は、抵抗器６の電圧降下を表わす４ｖだ
け低下する。送信器２がその入出力端子における電圧降
下を検出すると、送信器２は１ビット時間だけ待ち、そ
れから以前のプロ竜ス変量からのそれ自身の電流と〉出
しを新しいレベルの４ｍＡｔで減少する。この電流減少
は、それと同時に起る通信装置８による電流と）出しの
１６ｍＡからＯｍＡへの減少に一致させられる。そうす
ると全ループ電流は２０〜３６ｍムの範囲から４鼓大に
減少する。通信動作が終る壜で送信器２は４鼓大のその
とり出し電流を維持する。ループ電流は、通信装置８に
よ〕、スタートビットとパリティビットを含め九各デジ
タルビットに対して４鼓大から２０ｍＡへ変えられる。

この電流変化は入出力端子間の電圧の降下として送信器
２によシ検出され、それにより各デジタルビットが検出
される。通信装置８から送信器２への過信が終ると（辷
れは所定時間ｔだけ持続する定常ループ電流４　ｍＡに
より示される）、送信器はそのとり出し電流を４〜２０
ｍＡの範囲内の以前のプロセス変量（ｐｖ’）レベルま
で戻す。仁の通信フォーマットを第２図に示す。

ｐｖ送信器２から通信装置８へのデジタル通信動作が起
ると、送信器２はそのとシ出す電流をプルセス変量レベ
ルたとえば４〜２０Ｋｌムから２０ｍＡへ増加する。送
信器２はその電流レベルを１ビット時間Ｏ１％ａ１１Ａ
持し、それから電流レベルを４ｍＡ　１で低下させる。

この４ｍＡの電流レベル４１ビット時間だけ維持され、
その時間が経過してから「スタートコビットによ多情報
の伝送が開始される。送信器２から通信装置８へのデジ
タル通信は継続され、その通信動作が終るまでループ電
流は各デジタルビットに対して４ｍＡ〜２０ｍＡの間で
変化させられる。所定の・時間ｉｃ＞間ループ電流が４
１１ｍＡＮ：安定して保たれ九時に、通信動作は終了す
る。その通信動作が終り九後で、送信器２ｍＡ　Ｏレベ
ルへ戻すようにループ電流を調整する。

第２．　３図に示されていゐスタートビットの期間の前
の時間は、第２．３図の通信波形フォーマットで示され
ているように「スタートビット」、８個のデータビット
、パリティビットおよびストップビットの正常なプ四セ
ス変量伝送フォーマットに先行する「合図ビット」であ
る。この「合図ビット」はいずれかｏｒｓｔｉへの送信
の開始時においてのみ用いられる。ある特定の送信が１
バイト以上のデータを要求するものとすゐと、送信器２
と過信装置８の間の通信に対して、第４図に示されてい
るように１過信動作が終る壕では、１つのバイトが送ら
れ走置１１Ｋｊ！ｇ時間ｔなしに、次のバイトが送られ
る。

第５図には過信装置１１に＆ける通信リンクを実現する
ための回路図が示されている。この回路中には３りＯ基
本的な部分がある。それらの部分は、デジタル信号線１
１によシ並列−直列費換器をよびタインング回路すなわ
ちエニパーナル非同期送受信器（ＵＡＲＴ）１２に接続
されるマイクロプルセッサ（ＣＰＵ）１ＧおよびそれＫ
ｌｌ連する回路と、減衰器／フィルタおよび演算増幅器
とパワートランジスタを含むパルス幅賓調器とよ如成る
電流駆動回路２６と、入力保護回路網、フィルタおよび
比較器よ）成る電流受信回路２４である。送信器２と過
信装置−に用いるＣＰＵプログラムメモリとデータメ量
りを有する従来のマイクロブ田セッサを含むことができ
る。格納されているデータの読出しと、入来データの格
納と、　マイクロプルセッサのメモリに格納されている
プログラムまたはアルゴリズムの使用と、アドレスバス
とデータバスの使用と、ＣＰＵ内の論理回路の動作は公
知のＣＰＵすなわちマイクロプロセッサ製品によ砂夷行
される通常のデジタル・コンピュータ技術である。更に
、関連するノ・−ドクエア装置へ出力信号を与えるため
に希望のＣＰＵ機能を行うことをＣＰＵ　Ｋ指令するマ
イクロブ關グフムを含むプログラムと分岐ルーチンの書
込み４ヒの分野で周知である。し九がって、それら公知
技術にりいてのこれ以上の説明は省略する。

ＣＰｏ　１Ｇ　は［送信可能化（ＴＸ　ＥＮＡＢＬＥ）
　Ｊ出力を生じ、この出力は２人カナ／ドゲート１４の
１つの入力端子へ与えられる。このナントゲート１４０
１１１２の入力端子へはＵＡＲＴ１２のＢＤＯ（直列デ
ータ出力）出力端子から出力が与えられる。

ζＯす／ドゲート１４０出力は抵抗回路網Ｒｓ。

ｍｌ！、１ｍを介して第１の演算増幅器１６の非反転入
力端子と、第１のコンデンサ０１の一方の端子へ接続さ
れる。このコンデンｆＣｔの他方の端子はＷ！地される
。帰還信号抵抗器Ｒ６の一方の端子は演算増幅器ｌｌｌ
０反転入力端子へ接続される。

この演算増幅器１６の出力端子は抵抗器１６を介して電
界効果トランジスタＦＥＴＩび一トへ接続される。この
ＦＩＴ　１の一方の電極は抵抗器Ｒ４を介して出力端子
１Ｔへ接続され、ＦＩＴ１の他方の端子は抵抗器Ｒ７を
介して出力端子１７の一方へ接続される。

出力端子１１の他方は接地され、出力端子１７の一方は
、抵抗器Ｒ丁とコンデンサＣ−を含むフィルタ回路を介
して、直列接続ダイオードＤｉとＤｔの共通接続点へ接
続される。ダイオードＤ１Ｏ他方の端子は接地され、ダ
イオードＤ！の他方の端子社正電源＋Ｖへ接続される。

ダイオードＤＩとＤ２の共通接続点は抵抗４１　ＲＨを
介して第２の演算増幅器１８０反転入力端子へ接続され
るとともに、抵抗器Ｒｓｍを介して正電源＋Ｖへ接続さ
れる。

増幅６１＠の非反転入力端子は、抵抗帰還回路Ｒ・、Ｒ
ｓｏを介してその出力端子へ接続され、抵抗器Ｒｓｔを
介して正電源＋Ｖへ接続される。抵抗器Ｒ・、Ｒｈは分
圧器を形成すゐ。増幅器１８の出力端子はナントゲート
２０の第２の入力端子と、ＣＲＵＩＯの入力端子へも接
続され、ＣＰＵ１０へｉ信号を与える。ナンドゲー）２
０の第１０入力端子はＣＰＵ１ＧＯ出力端子へ接続され
て「受信器動作可能化（ＲＸ　ＩＮＡＩＩＩＪ）Ｊ信号
を受ける。ナンドゲー）２Ｇの出力は１ｌＤＩ（直列デ
ータ入力）をｇＡＲＴ　１２へ与える。第５図の図示を
簡単にする九めに、ＣＰＵｌ０のデジダルメモリはＣＰ
Ｕ　Ｏ外部にあるように示してあ夛、ＣＰＵｌ０とＵＡ
ＲＴ１２の同期クロック信号と、ＣＰＵｌ０のためのデ
ジタル表示器が省かれていることに注意すべきである。

それらの構成部品の詳しい動作は当業者には周知であシ
、それらを説明することは本発明の完全な理解のためＫ
は不要であると考えられるが、よシ完全なブロック図を
第８図に示しである。

ｒ　ＴＸ　ＩＮＡＢＬＥＪ出力信号を用いることによシ
、予めプルグラムされている！イクロプロセツサＣＰ０
１０によって直接発生される「合図ビット」を利用して
駆動回路２６は動作する。このＣＰＵ出力信号はｒＯＪ
Ｋセットされ、との「０」はナントゲート１４において
ＵＡＲＴ１２からの８ＤＯ出力信号に加え合わされて、
ナントゲート１４の出力端子に「ＩＪ比出力生ず石。こ
の出力信号を受けた演算増幅器１６はＦＩＴ　ｌを流れ
る電流を調整して、抵抗＠ｍａｌｃおける電圧降下がナ
ントゲート１４の出力電圧の２１５、九とえば約２ＶＫ
等しくなるようＫする。この動作によＪ）ＦＩＴ１を流
れる電流は約１６ａｓＡとなる。ζめ電流は送信器ルー
プ電流から直接と夛出され、前記し九ようＫそのと９出
された電流は送信器によりその端子間電圧降下として見
られる。次に１マイクロプロ七ツナは「丁ＸＥＮＡＩＩ
ＬＩＣＪ償号をｒｌＪレベルにセットし、その九めＫＦ
冨Ｔｌを流れる電流が零壕で減少するから電流ループの
電流は減少させられる。それから、ＣＰＵＩ　Ｏｔｉ第
１のバイトをＵＡＲτ１２にロードする。

そうするとＵＡＲ丁１２はそのバイトを直列デジタルデ
ータに変換し、そのデジタルデータにスタートヒツト、
パリティビットおよびストップビットを附加してからｌ
１ＯＤ出力端子を経てナントゲート１４へ送る。ζＯ信
号伝送の九めに、通信ループ電流はＦＩＴＩ　Ｋ　ｒｙ
Ｃ＃ｉＩ図に示すように、最終的に変化させられる。ζ
Ｏループ電流の変化線、ＣＰＵＩ　Ｏがそ０デ一タ格納
０１ＭＤＫ”達するまで、送信器２へ送られる直列情報
の各ビットととに行われる。

受信器２４はシステムから過信装置８へ送られる情報を
受けるように動作すゐ。過信装置１ｓが通信をひと九び
開始すると過信は過信装置８により制御されるから、過
信装置＠紘応答を常に検出することが予測され石。過信
装置８から送信器２への通信が終ると、過信装置８内の
ＣＰＵＩＧが受信ＩＩ−路２４からのｉｏｏ信号を毫二
夕する。とくに、ＣＰＵ１０は、４鵬ムから２０ｍＡへ
の最初の変化の後の２０１１ムから４鵬ムの変化を検出
する。

それから、ＣＰＵ１０ａ、１ビット時間遅れて「スター
トビットＪが供給されることを警告され、ＣＰＵ１０は
１ＬＸＤ可能化ビツトを「１」にセットすることによシ
受信器回路２４Ｃ）動作可能化を続行できる。この信号
はナンドゲー）２０において、受信１１回路２４からの
幻■信号に組合わされて、Ｕム虱テ１２へ与えらお、る
ｒｆＤＩＪ入力の正しい論理レベルと、正しい極性を発
生する。それからスタートビットが送信器２から受信さ
れ、送信器２からのデジタルデータの送信が始まる。パ
リティピットが送信された後で、「ストップ」ビットで
通信は終了させられる。その時にはループ電流は４ｖａ
ムに減少させられる。送信器２は、予め設定されている
時間「ｔ」だけ待って、　ループ電流を加えることが可
能な変量電流レベルへ戻して、送信１！２から送信する
九めに正常な４鵬ムから２０ｍＡのプｐセス変量データ
信号を発生する。通信装置６の動作のタイ建ング図を第
６図に示す。

送信器駆動回路／受（１１１回路のブロック図を第２図
に示す。送信器２の受信器部は通信装置８の受信器回路
２４に類似し、かつ、同様に動作する。

送信Ｗｋ２の駆動部は、プロセス変量出力電流を制御す
る九めに従来のやり方で送信装置に既に含まれている４
〜２０ｍムアナ冒グ電流（ｐｖ）制御器２６に附加され
る。この回路をデジタル信号送信器として機能させるた
めに１出力回路の時定数がコンデンサのスイッチングに
よ抄変更される。

いいかえると、プロセス変量出力は出力コンデンサによ
り平均されるＰ／ム変換器３１のパルス幅変調され九出
力の平均である。デジタル出力を迅速に変化させるため
に、出力コンデンサは回路から切ｐ換えられて電流を高
速で変化できるようＫする。そのスイッチングはＵＡＲ
Ｔ　２３に接続されているＣＰＵ２２によ如制御され暮
。このＵＡＲＴ２３はＢＤＯ出力とｇＤＩ入力を有する
。８ＤＩ入力は難１ζ路２４に与えられる。ヒの受信器
回路２４は前記し丸ようにして構成され、通信装置８か
らデジタル情報を受けるため、および出力端子１７に接
続されている４〜２０ｍＡ　　電流制御器２４の出力を
無視する丸めに用いられる。ＵＡＲ丁２３の８００出力
は２人力排他的オアゲート２８０１つの入力端子へ与え
られる。ナントゲート２８の第２の入力端子へはＣＰＵ
２２から出力が与えられる。オアゲート２８の出力は単
極双投スイッチ３０の１つの接点へ与えられる。スイッ
チ３０の他の接点はＤ／ム　変換器３１の出力端子へ接
続される。スイッチ３０のスイッチアームは電流制御器
２６の制御入力端子へ接続される。時定数コンテン？３
４を電流制御器２＠へ接続するために単極単投の第２の
スイッチ３２が用いられる。スイッチ３０゜３２は、送
信器２によりアナｐグ（ＰＶ）ｔたはデジタル信号を送
信するためにＣＰＵ２２によシ同時に動作させられる。

第７図に示すブロック図は、第５図と同様にプロ七−′
変量センナを含む外部ＣＰＵ入力と、ＣＰＵメそりと、
ＣＰＵ２２とｔＪＡＲ丁２３上２３させるクロック信号
のようなものは図示を省略して図示を簡単にしである。

それらの詳細は第１Ｏ図に示されている。第１０図につ
いては後で説明するが、それは本発明の完全な理解には
不必要である。

電流制御器２・への制御信号入力はＤ／Ａ　ｆｉ器３１
の出力端子からＵＡＲＴ　２　ＮのｇＤＯ出力信号へＣ
ＰＵ２２　Ｋより切如換えられてデジタル通信を行う。

この８００出力信号に排他的オアゲート２魯が接続され
る。この排他的オアゲートによｌ）、ＣＰＵ２２の制御
の下に「合図ビット」を発生できる。

デジタル通信の丸めにスイッチにより切り換えられる時
定数コンデンサ３４は４〜２０１ｍＡの最近のプ■セス
変量電流臘信号に比例する値を貯える。

デジタル通信が終ると、コンデンサ３４はスイッチ３２
によシ回路へ再び接続され、プ四竜ス変量（ｐｖ）電流
送信が、装置の最短安定時間で再開される。

以下に示すのは、第５，７図に示さ□れている本発明の
好適な実施例に用いられる回路部品の一覧表である。

ＣＰＵ１０，２２　　　　　　　ＲＣＡ　　１８０２　
ｔｊＩｉＵＡＲＴ１２．２３　　　ＲＣＡ　１８５４型
Ｒ１３０にオーム Ｒｚ、Ｒｓ、Ｒ＠　　　　　ＩＯＫオームＲｓ　　　　
　　　　　　　　２０にオームＲａ　　　　　　　　　
　　　　１２４オームＲ？　　　　　　　　　　　　３
１２オームＥｌｓ　　　　　　　　　　　ＩＫオームＲ
ｅ、Ｒｔｔ　　　　　　　　　２５０オームＲＩＯ７５
０オ一ム ｍｕ　　　　　　　　　　１００オームＲｓｉ　　　　
　　　　　　　　Ｉ　　ＭオームＤＩ、ＤＩ　　　　　
　　　　　　ｌＮ４００４Ｃｓ　　　　　　　　　　　
　　Ｏ，０１＃ｆＣＩ　　　　　　　　　　　　　０．
４７μｆＣｍ　　　　　　　　　　　　　０．００４７
μｆＣａ　　　　　　　　　　　　　Ｚμｆ増幅器１　
ｇ　、　Ｉ　ＩＩ　　　　　ＩＣＬ７６４１−Ｉｎｔ＠
ｒｓｔ　ｌナントゲート１４．２０　　４０１１１！−
ＲＣム排他的オアゲート２１１　　４０３０ＪＳ１−Ｒ
ＣＡ＋Ｖ　　　　　　　　　　　　−５Ｖ、６２オーム
と直列ＦＩＴ　Ｉ　　　　　　　　　　　　　　ＶＮ９
８−１ｍｔ＊ｒｓｌｌ第８図に示すように、通信装置８
はデジタル信号をＣＰＵ１０へ供給するためのキーボー
ド４０を含むことができる。そのようなデジタル信号と
、内蔵されているプログラムを含む他のデジタルデータ
はＲＡＭ４２とＲＯＭ４４のようなメモリに格納できる
。ＣＰＵＩＧはその動作中に存在するデジタル信号を表
示させる丸めに表示器４６を動作させるようにも構成で
きる。通信装置８を第９図に斜視図で示す。この通信装
置８は手持ちケース５Ｇを含み、このケース５０には表
示窓５２と押しボタン５４が設けられる。ケース５０は
通信［１７（第１図）に選択的に接続される接続ケーブ
ル５＠を含む。第５．８図を参照して説明した回路部品
はケース５０の内部に収められて通信装置８を構成する
。第１０図に示すように、送信器２はＣＰＵ２２の°た
めのＲＯＭ６０　、　ＲＡＭＩＩ　２　のようなメ毫り
を含む。そのメ４９は通信！１１７を介して受は九デジ
タルデータと、予め格納されているプログラムと、ＣＰ
Ｕ２２が使用するデータとを含むことができる。ＣＰＵ
２２に与えられる外部入力は、モニタされるプロセス変
量を検出するセンナ６４と、こＯセンナ＠４のアナログ
出力をＣＰＵ２２に与えるのに適するデジタル信号に変
換するＡ／Ｄ変換器６６とを含む。クロック源６８がＣ
ＰＵ２２とＵＡＲＴ２３との動作を同期させるように構
成される。第１１図には、通信線１７ＫＩ＆続されてい
る抵抗器６の端子間に生ずるアナログ信号を表わす出力
を含ませる九めに、第１図に示されている通信装置を拡
張し九装置のブロック図が示されている。そのアナログ
信号は抵抗器６の端子間に接続されていゐ入力−を介し
てに勺変換器７０へ与えられる。

ζＯム／Ｄ変換器７０の出力は表示器７４のような利用
装置へ与えられる。このように、アナログ信号の通信線
、電源４から送信器２と通信装置６へ電力を供給する丸
めに用いられている線を用いて行われる。

アナログ・プロセス変量信号とデジタル信号を、以上説
明した信号処理１回路を用いて送るための４〜２０ｍＡ
　通信リンクを！ｊ！現する方法はコストが低く、正確
でマイクロプロセッサをペースとする検出装置を通信装
置＄にインターフェイスするのに簡単な方法である。こ
の装置は、デジタル通信機能を附加することによ〉、ア
ナログ性質の九めに０．１係の確度に限定されていえ従
来のアナログ４〜２０　ｍＡ鋏装を、附加され九性能の
丸めに演算と制御の確度が、送信器２によシモニタされ
るセンサのデジタル確度分解能のみＫよシ制限される装
置に改喪で自る。

【図面の簡単な説明】

第１図は本発明の通信装置の一実施例の簡略化し九ブロ
ック図、第２図は第１図の回路に用いられる第１の通信
フォーマットの波形図、嬉３図は第１図に示す回路で用
いられる第２の通信フォーマットの波形図、第４図は第
１図に示す回路用の多バイト通信７オーマツトの波形図
、第５図は第１図の通信装置に用いるのに適当な回路の
回路図、第６図は通信装置の駆動回路／受信回路のタイ
ミング図、第７図は本発明に用いるのに適当な送信器回
路のブロック図、１８８図は第５−の一部を拡張し九ブ
ロック図、第９図は通信装置の一例の斜視図、第１θ図
は第７図の一部の拡張したブロック図、第１１図は第１
図に示す装置の拡張され九ブロック図であゐ。 ２・・・Ｉ送信器、４・・・・電源、８・・・・通信装
置、１０．２２−−−−　　ＣＰＵ、１２．２３・・・
・ＵＡＲＴ、　　２４・・・・電流受信回路、２６ｅ・
・・駆動回路、３１・拳・・Ｄ／Ａ変換器、４２．１１
２−−−−ＲＡＭ、　　４４−−−−ＲＯＭ６１ｉ、Ｔ
Ｏ−−−＠Ａ／Ｄ変換器、７４＠１１１１１１表示器。 特許出願人　　ハネウェル・インコーポレーテツド復代
理人　山川政樹（−１１名） ＦＩＧ、３ ＦＩＧ、６ ＦＩＧ、７ Ｆ　＋　Ｇ、８

Claims (2)

【特許請求の範囲】
1. （１）電源と、電−電＃ｌｌｌ路と、アナログデータを
   表す前記回路における第１０電源電＠０麦化と、デジタ
   ルデータ管機す前記−路におけゐ第２０電源電滝Ｏ変化
   とを導入す為えめに前記電源電流ａ略ＫＩＩＩ！続畜れ
   為データ過信器と、前記第１と第鵞Ｏ電滝Ｏ蜜化を受信
   すゐ九めに曽記刷路に接続され為データ費信響と、を備
   え前記第１と第２の電流の変化は交ＩＫ行われることを
   特徴とするデータ通信装置。
2. （２）対応す為アナログデータを表す値を有する第１０
   ｔｔｏ変化を電源回路に導入すみ過程と、第１Ｏ電ｆＩ
   ｌｏ蜜化を終了させゐ過１と、各電流の変化がデジタル
   ビットを表わすような、予め設定されてい為電流限界Ｏ
   闘Ｏ蜜化を有する第２０電流変化を電ｌｌ１ｉ回路に導
   入する過１と、固定されている予め設定され走電−レベ
   ルによシ表わされる予め設定され九運嬌を導入すること
   Ｋより第２の電流の変化を終らせる過程と、第１の電流
   の変化を回復させる過程とを備えることを特徴とするデ
   ジタルデータとアナログデータを交互に通信する方法。