JPS61136326A - 二線式デ−タ伝送装置 - Google Patents
二線式デ−タ伝送装置Info
- Publication number
- JPS61136326A JPS61136326A JP25879384A JP25879384A JPS61136326A JP S61136326 A JPS61136326 A JP S61136326A JP 25879384 A JP25879384 A JP 25879384A JP 25879384 A JP25879384 A JP 25879384A JP S61136326 A JPS61136326 A JP S61136326A
- Authority
- JP
- Japan
- Prior art keywords
- current
- data transmission
- analog
- circuit
- wire data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Arrangements For Transmission Of Measured Signals (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを利用して、物埋置を４
〜２抛Ａのアナログ電気信号に変換して通信を行う二線
式データ伝送装置に関する。特に、物理量をディジタル
的に信号処理し、これをアナログ電気信号に変換して通
信を行う装置に関する。
〜２抛Ａのアナログ電気信号に変換して通信を行う二線
式データ伝送装置に関する。特に、物理量をディジタル
的に信号処理し、これをアナログ電気信号に変換して通
信を行う装置に関する。
二線式データ伝送装置は、二線式データ伝送線に４〜２
０ｍ＾の範囲の電流を供給し、この電流の変化により伝
送線の両端に接続されたアナログ通信装置の間でアナロ
グ通信を行う。このような二線式データ通信装置は、遠
隔の位置の物理量を伝送する装置に広く使用されている
。すなわち、二線式データ伝送線の一方の端に接続され
る一方のアナログ通信装置を遠隔の位置に設置し、その
位置の物理量をアナログ信号に変換して他方のアナログ
通信装置に出力する。
０ｍ＾の範囲の電流を供給し、この電流の変化により伝
送線の両端に接続されたアナログ通信装置の間でアナロ
グ通信を行う。このような二線式データ通信装置は、遠
隔の位置の物理量を伝送する装置に広く使用されている
。すなわち、二線式データ伝送線の一方の端に接続され
る一方のアナログ通信装置を遠隔の位置に設置し、その
位置の物理量をアナログ信号に変換して他方のアナログ
通信装置に出力する。
さらに、遠隔の位置に設置された装置からさらに多数の
情報を得るため、あるいはアナログ通信装置のパラメー
タを変更するために、既設の二線式データ伝送線を利用
して一時的にディジタル通信を行うディジタル通信装置
が併設される装置が知られている。
情報を得るため、あるいはアナログ通信装置のパラメー
タを変更するために、既設の二線式データ伝送線を利用
して一時的にディジタル通信を行うディジタル通信装置
が併設される装置が知られている。
しかし、従来の二線式データ伝送装置では、二本の伝送
線に供給される電流は定常状態では４〜２０ｍＡの範囲
に制限されているので、この電流を遠隔装置の電源電流
として使用する場合には、遠隔装置の消費電流は４ｍＡ
以下に設計しなければならない。
線に供給される電流は定常状態では４〜２０ｍＡの範囲
に制限されているので、この電流を遠隔装置の電源電流
として使用する場合には、遠隔装置の消費電流は４ｍＡ
以下に設計しなければならない。
このために、従来は低消費電力のＣＭＯ５素子を用いて
いたが、標準市販品が少なく、特別製品を使用しなけれ
ばならない欠点があった。また、消費電流を小さくする
ために、遠隔通信装置内のディジタル回路のクロック信
号を低周波数にする必要があり、演算速度が遅い欠点が
あった。演算速度を高速化するために演算プロセッサ等
を用いることも可能であるが、消費電流が増えたり通信
装置が高価になる欠点があった。
いたが、標準市販品が少なく、特別製品を使用しなけれ
ばならない欠点があった。また、消費電流を小さくする
ために、遠隔通信装置内のディジタル回路のクロック信
号を低周波数にする必要があり、演算速度が遅い欠点が
あった。演算速度を高速化するために演算プロセッサ等
を用いることも可能であるが、消費電流が増えたり通信
装置が高価になる欠点があった。
本発明は、以上の欠点を解決し、消費電流の比較的大き
な部品を用いて、少なくとも定常状態では４ｍＡ以下の
消費電流で動作させる二線式データ伝送装置を提供する
ことを目的とする。
な部品を用いて、少なくとも定常状態では４ｍＡ以下の
消費電流で動作させる二線式データ伝送装置を提供する
ことを目的とする。
直流電流が供給された二線式データ伝送線と、送信信号
をディジタル的に処理しアナログ信号に変換する信号処
理手段と、この信号処理手段の出力アナログ信号を上記
伝送線の直流電流の変化として送信するアナログ通信装
置と、このアナログ通信装置に併設され、上記伝送線に
ディジタル信号の送受信を行うディジクル通信装置とを
備え、上記アナログ通信装置は、上記伝送線から供給さ
れる直流電流により、上記信号処理手段および上記ディ
ジタル通信装置に電源電流を供給する手段を含み、上記
信号処理手段は、マイクロプロセッサと、このマイクロ
プロセッサにバスにより接続されたそれぞれ一個または
複数個の読出し専用メモリ、電気的に消去可能なプログ
ラム可能読出し専用メモリおよびランダムアクセスメモ
リとを含む二線式データ伝送装置において、上記ディジ
タル通信装置、上記読出し専用メモリ、電気的に消去可
能なプログラム可能読出し専用メモリおよび一部のラン
ダムアクセスメモリの各電源供給回路に個別の開閉回路
を設け、上記マイクロプロセッサの制御にしたがってこ
の開閉回路を制御する制御手段を備えたことを特徴とす
る 〔作用〕 本発明の二線式データ伝送装置は、内蔵している素子の
動作電流を、その素子が動作するときにのみ供給する。
をディジタル的に処理しアナログ信号に変換する信号処
理手段と、この信号処理手段の出力アナログ信号を上記
伝送線の直流電流の変化として送信するアナログ通信装
置と、このアナログ通信装置に併設され、上記伝送線に
ディジタル信号の送受信を行うディジクル通信装置とを
備え、上記アナログ通信装置は、上記伝送線から供給さ
れる直流電流により、上記信号処理手段および上記ディ
ジタル通信装置に電源電流を供給する手段を含み、上記
信号処理手段は、マイクロプロセッサと、このマイクロ
プロセッサにバスにより接続されたそれぞれ一個または
複数個の読出し専用メモリ、電気的に消去可能なプログ
ラム可能読出し専用メモリおよびランダムアクセスメモ
リとを含む二線式データ伝送装置において、上記ディジ
タル通信装置、上記読出し専用メモリ、電気的に消去可
能なプログラム可能読出し専用メモリおよび一部のラン
ダムアクセスメモリの各電源供給回路に個別の開閉回路
を設け、上記マイクロプロセッサの制御にしたがってこ
の開閉回路を制御する制御手段を備えたことを特徴とす
る 〔作用〕 本発明の二線式データ伝送装置は、内蔵している素子の
動作電流を、その素子が動作するときにのみ供給する。
その素子が直接動作しないタイミングでは、動作に伴っ
て発生させる制御信号によりその素子に電流を供給する
電源を遮断する。
て発生させる制御信号によりその素子に電流を供給する
電源を遮断する。
第１図は本発明実施例二線式データ伝送装置のブロック
構成図である。
構成図である。
センサｌは、アナログディジタル変換器２に接続される
。アナログディジタル変換器２、マイクロプロセッサ（
ＣＰＵ）３、ランダムアクセスメモリ （ＲＡＭ）５、
リードオンリメモリ （ＲＯＭ）６、電気的に消去可能
なプログラマブルリードオンリメモリ （ＥＥＦＲＯＭ
）？、演算プロセッサ８およびディジタルアナログ変換
器９は、データバスにより互いに接続される。さらに、
ＣＰＵ３、デコーダ４、ＲＡＭ５、ＲＯＭ６およびＥＥ
ＰＲＯＭ７は、アドレスバスにより接続される。また、
ＣＰＵ３、アナログディジタル変換器２、演算プロセッ
サ８、ディジタルアナログ変換器９およびユニバーサル
非同期送受信装置１０は、入出力制御線により接続され
る。デコーダ４ば、ＲＡＭ５のチップ選択端子、ＲＯＭ
６のチップ選択端子およびＥＥＦＲＯＭ７のチップ選択
端子に接続され、これらの記憶素子にチップ選択信号を
送出する。
。アナログディジタル変換器２、マイクロプロセッサ（
ＣＰＵ）３、ランダムアクセスメモリ （ＲＡＭ）５、
リードオンリメモリ （ＲＯＭ）６、電気的に消去可能
なプログラマブルリードオンリメモリ （ＥＥＦＲＯＭ
）？、演算プロセッサ８およびディジタルアナログ変換
器９は、データバスにより互いに接続される。さらに、
ＣＰＵ３、デコーダ４、ＲＡＭ５、ＲＯＭ６およびＥＥ
ＰＲＯＭ７は、アドレスバスにより接続される。また、
ＣＰＵ３、アナログディジタル変換器２、演算プロセッ
サ８、ディジタルアナログ変換器９およびユニバーサル
非同期送受信装置１０は、入出力制御線により接続され
る。デコーダ４ば、ＲＡＭ５のチップ選択端子、ＲＯＭ
６のチップ選択端子およびＥＥＦＲＯＭ７のチップ選択
端子に接続され、これらの記憶素子にチップ選択信号を
送出する。
ディジタルアナログ変換器９は、アナログ通信装置１１
に接続される。アナログ通信装置１１は、二線式データ
伝送線に接続される。ユニバーサル非同期送受信装置１
０は、インクフェイス１２を介して、アナログ通信装置
１１と並列に二線式データ伝送線に接続される。
に接続される。アナログ通信装置１１は、二線式データ
伝送線に接続される。ユニバーサル非同期送受信装置１
０は、インクフェイス１２を介して、アナログ通信装置
１１と並列に二線式データ伝送線に接続される。
アナログ通信装置１１は、二線式データ伝送線を介して
人力された電流から、各部に電源電流を供給する手段を
含み、アナログディジタル変換器２、ＲＯＭ６、ＥＥＰ
ＲＯＭ７、演算プロセッサ８、ディジタルアナログ変換
器９およびユニバーサル非同期送受信装置１０は、それ
ぞれ、開閉回路ＳＷＩ、Ｓｎ２ 、 Ｓｎ２ 、Ｓｎ４
、Ｓｎ５およびＳｎ６を介して電源電流を供給される
。ここで本発明の特徴とするところは、開閉回路ＳＷ２
、Ｓｎ２が、ＣＰＵ３の制御によりデコーダ４が出力
したＲＯＭ６、ＥＥＰＲＯＭ７に対するチップ選択信号
により開閉され、開閉回路ＳＷＩ 、Ｓｎ４ 、Ｓｎ５
およびＳｎ６が、ＣＰＵ３からの制御信号により制御さ
れるところにある。
人力された電流から、各部に電源電流を供給する手段を
含み、アナログディジタル変換器２、ＲＯＭ６、ＥＥＰ
ＲＯＭ７、演算プロセッサ８、ディジタルアナログ変換
器９およびユニバーサル非同期送受信装置１０は、それ
ぞれ、開閉回路ＳＷＩ、Ｓｎ２ 、 Ｓｎ２ 、Ｓｎ４
、Ｓｎ５およびＳｎ６を介して電源電流を供給される
。ここで本発明の特徴とするところは、開閉回路ＳＷ２
、Ｓｎ２が、ＣＰＵ３の制御によりデコーダ４が出力
したＲＯＭ６、ＥＥＰＲＯＭ７に対するチップ選択信号
により開閉され、開閉回路ＳＷＩ 、Ｓｎ４ 、Ｓｎ５
およびＳｎ６が、ＣＰＵ３からの制御信号により制御さ
れるところにある。
ここで本実施例装置には、■起動モード、■アナログ通
信モードおよび■ディジタル通信モードの三つの動作モ
ードがあり、各モード毎にその動作を説明する。
信モードおよび■ディジタル通信モードの三つの動作モ
ードがあり、各モード毎にその動作を説明する。
まず起動モードでは、電源が投入されると、ＣＰＵ３は
デコーダ４を制御し、ＲＯＭ６またはＥＥＰＲＯＭ７に
対するチップ選択信号を出力する。
デコーダ４を制御し、ＲＯＭ６またはＥＥＰＲＯＭ７に
対するチップ選択信号を出力する。
このチップ選択信号に従って、開閉回路ＳＷ２およびＳ
ｎ２がそれぞれ閉じられる。これにより、ＣＰＵ３は、
ＲＯＭ６およびＥＥＰＲＯＭ７の記憶内容を、ＲＡＭ５
に転送する。ここで、ＲＯＭ６およびＥＥＰＲＯＭ７に
は、この二線式データ通信装置が動作するための制御プ
ログラム、データ、各種のパラメータ等が記憶されてい
る。特にＥＥＦＲＯＭ７の記憶内容は、書替え可能であ
る。
ｎ２がそれぞれ閉じられる。これにより、ＣＰＵ３は、
ＲＯＭ６およびＥＥＰＲＯＭ７の記憶内容を、ＲＡＭ５
に転送する。ここで、ＲＯＭ６およびＥＥＰＲＯＭ７に
は、この二線式データ通信装置が動作するための制御プ
ログラム、データ、各種のパラメータ等が記憶されてい
る。特にＥＥＦＲＯＭ７の記憶内容は、書替え可能であ
る。
記憶内容が全てＲＡＭ５に転送されると、開閉回路３１
４２およびＳｎ２は開き、ＣＰＵ３は動作モードをアナ
ログ通信モードに切り替える。起動モードでは消費電流
は２０ｍ八以へである。
４２およびＳｎ２は開き、ＣＰＵ３は動作モードをアナ
ログ通信モードに切り替える。起動モードでは消費電流
は２０ｍ八以へである。
アナログ通信モード時には、ＣＰＵ３の制御信号により
、開閉回路ＳＷＩ 、Ｓｎ４またはＳｎ５が各回路がそ
の動作を行うタイミングで閉じられる。したがって、ア
ナログディジタル変換器２、演算プロセッサ８またはデ
ィジタルアナログ変換器９には、その動作時に限って電
流が供給される。
、開閉回路ＳＷＩ 、Ｓｎ４またはＳｎ５が各回路がそ
の動作を行うタイミングで閉じられる。したがって、ア
ナログディジタル変換器２、演算プロセッサ８またはデ
ィジタルアナログ変換器９には、その動作時に限って電
流が供給される。
センサ１が検出した物理量は、アナログディジタル変換
器２によりディジタル信号に変換され、データバスに出
力される。このディジタル信号は、ＣＰＵ３、ＲＡＭ５
および演算プロセッサ８により処理されディジタルアナ
ログ変換器９によりアナログ信号に変゛換されて、アナ
ログ信装置１１により二線式データ伝送線に出力される
。このモードの間には、ＣＰＵ３および演算プロセッサ
８はＲＯＭ６にアクセスすることはない。アナログ通信
モードでは消費電流は４ｍＡ以下である。
器２によりディジタル信号に変換され、データバスに出
力される。このディジタル信号は、ＣＰＵ３、ＲＡＭ５
および演算プロセッサ８により処理されディジタルアナ
ログ変換器９によりアナログ信号に変゛換されて、アナ
ログ信装置１１により二線式データ伝送線に出力される
。このモードの間には、ＣＰＵ３および演算プロセッサ
８はＲＯＭ６にアクセスすることはない。アナログ通信
モードでは消費電流は４ｍＡ以下である。
アナログ通信装置１１に、ゼロ・スパン、時定数変更等
の要求が入力されると、この要求が図示していない手段
によりＣＰＵ３に伝えられ、ディジタル通信モードとな
る。
の要求が入力されると、この要求が図示していない手段
によりＣＰＵ３に伝えられ、ディジタル通信モードとな
る。
デジタル通信モード時には、ＣＰＵ３の制御信号により
開閉回路ＳＷ６が閉じられ、ユニバーサル非同期送受信
装置１０に電流が供給される。ユニバーサル非同期送受
信装置１０は、インクフェイス１２および二線式データ
伝送線を介して、この二線式データ伝送線の他端に接続
されたディジタル通信装置と通信を行う。受信したデー
タはＲＡＭ５に記憶するが、さらに停電時に消滅しては
ならないデータはＥＥＰＲＯＭ７にも記憶する。ディジ
タル通信モードでは消費電流は２０ｍＡ０ｍＡ以下。
開閉回路ＳＷ６が閉じられ、ユニバーサル非同期送受信
装置１０に電流が供給される。ユニバーサル非同期送受
信装置１０は、インクフェイス１２および二線式データ
伝送線を介して、この二線式データ伝送線の他端に接続
されたディジタル通信装置と通信を行う。受信したデー
タはＲＡＭ５に記憶するが、さらに停電時に消滅しては
ならないデータはＥＥＰＲＯＭ７にも記憶する。ディジ
タル通信モードでは消費電流は２０ｍＡ０ｍＡ以下。
本実施例では、開閉回路ＳＷ２ 、Ｓｎ２がチップ選択
信号により閉じる構成となっているが、チンプ選択信号
、続出し書込み信号、出力イネーブル信号等の単独また
は複数の信号が「有効」となったときに、その記憶素子
に電流を供給する構成としても、本発明を同様に実施で
きる。
信号により閉じる構成となっているが、チンプ選択信号
、続出し書込み信号、出力イネーブル信号等の単独また
は複数の信号が「有効」となったときに、その記憶素子
に電流を供給する構成としても、本発明を同様に実施で
きる。
また、本実施例では、アナログディジタル変換器２、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置１０の入出力装置指定を、
分離Ｉ１０で実施している。
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置１０の入出力装置指定を、
分離Ｉ１０で実施している。
しかし、メモリマツブトＩ１０により入出力装置を指定
しても本発明を同様に実施できる。
しても本発明を同様に実施できる。
さらに、本実施例では、ＲＡＭ５、ＲＯＭ６およびＥＥ
ＰＲＯＭ７を一個だけ示したが、複数個でも本発明を同
様に実施できる。また、ＲＡＭ５を複数個備えた場合に
は、その中の数個に電流を供給しないようにしても、本
発明を同様に実施できる。
ＰＲＯＭ７を一個だけ示したが、複数個でも本発明を同
様に実施できる。また、ＲＡＭ５を複数個備えた場合に
は、その中の数個に電流を供給しないようにしても、本
発明を同様に実施できる。
本発明のさらに具体的な実施例を説明する。
第２図は、本発明第二実施例二線式データ伝送装置のブ
ロック構成図である。本実施例は複数のＲＡＭを備えて
いる。また、本実施例では演算プロセッサを備えていな
いし、ディジタルアナログ変換器の動作電流が常時供給
されていることが第一実施例と異なるが、これは本質的
な問題ではない。
ロック構成図である。本実施例は複数のＲＡＭを備えて
いる。また、本実施例では演算プロセッサを備えていな
いし、ディジタルアナログ変換器の動作電流が常時供給
されていることが第一実施例と異なるが、これは本質的
な問題ではない。
二線式データ伝送線の正極側は、トランジスタ１１２の
コレクタ端子に接続され、抵抗１１３を介してトランジ
スタ１１２のベース電極に接続される。
コレクタ端子に接続され、抵抗１１３を介してトランジ
スタ１１２のベース電極に接続される。
トランジスタ１１２のベース電極は、ツェナーダイオー
ド１１４のカソード電極に接続される。ツェナーダイオ
ード１１４のアノード電極は抵抗１１７を介して二線式
データ伝送線の負極側に接続される。
ド１１４のカソード電極に接続される。ツェナーダイオ
ード１１４のアノード電極は抵抗１１７を介して二線式
データ伝送線の負極側に接続される。
ツェナーダイオード１１４の両電極には、抵抗１１５お
よび１１６の直列回路が並列に接続される。抵抗１１５
と抵抗１１６との接続点は、共通電位点に接続される。
よび１１６の直列回路が並列に接続される。抵抗１１５
と抵抗１１６との接続点は、共通電位点に接続される。
トランジスタ１１２、抵抗１１３、ツェナーダイオード
１１４、抵抗１１５．１１６は、定電圧回路を構成し、
一定の電圧を各構成部に供給する。キャパシタ１２１は
トランジスタ１１２のエミッタ電極とツェナーダイオー
ド１１４のアノード電極に接続され、二線式データ伝送
線を介して供給されるエネルギを蓄積し核構成部に供給
する。
１１４、抵抗１１５．１１６は、定電圧回路を構成し、
一定の電圧を各構成部に供給する。キャパシタ１２１は
トランジスタ１１２のエミッタ電極とツェナーダイオー
ド１１４のアノード電極に接続され、二線式データ伝送
線を介して供給されるエネルギを蓄積し核構成部に供給
する。
すなわちこの定電圧回路は、抵抗１０１と抵抗ブリッジ
回路１０２と抵抗１０３との直列回路、差動増幅回路１
０６、三角波発生回路１０９、比較回路１１０、開閉回
路針１とアナログディジタル変換器２との直列回路、第
一のＲＡＭ５−１ 、ＣＰＵ３、開閉回路ＳＷ３とＥＥ
ＰＲＯＭ７との直列回路、開閉回路ＳＷ２とＲＯＭ６と
の直列回路、開閉回路５ＷＩＯと第二のＲＡＭ５−２と
の直列回路、開閉回路５ＷＩＩと第三のＲＡ Ｍ５−３
との直列回路、開閉回路計１２と第四のＲＡ Ｍ５−４
との直列回路、開閉回路５Ｗ１３と第五のＲＡ Ｍ５−
５との直列回路、開閉回路ＳＷ５とディジタルアナログ
変換器９との直列回路、および増幅回路１１９に電流を
供給する。
回路１０２と抵抗１０３との直列回路、差動増幅回路１
０６、三角波発生回路１０９、比較回路１１０、開閉回
路針１とアナログディジタル変換器２との直列回路、第
一のＲＡＭ５−１ 、ＣＰＵ３、開閉回路ＳＷ３とＥＥ
ＰＲＯＭ７との直列回路、開閉回路ＳＷ２とＲＯＭ６と
の直列回路、開閉回路５ＷＩＯと第二のＲＡＭ５−２と
の直列回路、開閉回路５ＷＩＩと第三のＲＡ Ｍ５−３
との直列回路、開閉回路計１２と第四のＲＡ Ｍ５−４
との直列回路、開閉回路５Ｗ１３と第五のＲＡ Ｍ５−
５との直列回路、開閉回路ＳＷ５とディジタルアナログ
変換器９との直列回路、および増幅回路１１９に電流を
供給する。
抵抗ブリッジ回路１０２は、被測定物理量の変化により
抵抗値が変化する構成であり、その出力は抵抗１０４お
よび抵抗１０５を介してそれぞれ差動増幅回路１０６の
二つの人力に接読される。差動増幅回路１０６の反転入
力端子は、抵抗１０７を介してその出力端子に接続され
る。差動増幅回路１０６の非反転入力は、抵抗１０８を
介して共通電位点に接続される。差動増幅回路１０６の
出力端子は比較回路１１０の一方の入力端子に接続され
る。比較回路１１０の他方の入力端子には三角波発生回
路１０９の出力端子が接続される。比較回路１１０は、
パルス幅変調された信号を出力し、その出力端子はアナ
ログディジタル変換器２に接続される。
抵抗値が変化する構成であり、その出力は抵抗１０４お
よび抵抗１０５を介してそれぞれ差動増幅回路１０６の
二つの人力に接読される。差動増幅回路１０６の反転入
力端子は、抵抗１０７を介してその出力端子に接続され
る。差動増幅回路１０６の非反転入力は、抵抗１０８を
介して共通電位点に接続される。差動増幅回路１０６の
出力端子は比較回路１１０の一方の入力端子に接続され
る。比較回路１１０の他方の入力端子には三角波発生回
路１０９の出力端子が接続される。比較回路１１０は、
パルス幅変調された信号を出力し、その出力端子はアナ
ログディジタル変換器２に接続される。
アナログディジタル変換回路２、ＲＡＭ５−．１、ＣＰ
Ｕ３、ＥＥＰＲＯＭ７、ＲＯＭ６、ＲＡＭ５−２、ＲＡ
Ｍ５−３ 、ＲＡＭ５−４ 、ＲＡＭ５−５およびユニ
バーサル非同期送受信装置ＩＯおよびディジタルアナロ
グ変換器９は、アドレスバス、データバス、制御信号線
（入出力制御線、チップ選択線等）により互いに接続さ
れる。
Ｕ３、ＥＥＰＲＯＭ７、ＲＯＭ６、ＲＡＭ５−２、ＲＡ
Ｍ５−３ 、ＲＡＭ５−４ 、ＲＡＭ５−５およびユニ
バーサル非同期送受信装置ＩＯおよびディジタルアナロ
グ変換器９は、アドレスバス、データバス、制御信号線
（入出力制御線、チップ選択線等）により互いに接続さ
れる。
ユニバーサル非同期送受信装置１ｏは、インクフェイス
１２を介して二線式データ伝送線に接続され、この信号
線の他端に接続されたユニバーサル非同期送受信装置と
ディジタル通信を行う。
１２を介して二線式データ伝送線に接続され、この信号
線の他端に接続されたユニバーサル非同期送受信装置と
ディジタル通信を行う。
ディジタルアナログ変換器９はパルス幅変調された信号
を出力し、その出力端子はレベル調整回路１１８に接続
される。レベル調整回路１１８は、二線式データ伝送線
の負極側の電位を参照して電圧レベルを調整し、増幅回
路１１９に入力する。増幅回路１１９はパルス幅変調さ
れた信号をアナログ信号に変換し、トランジスタ１２０
のベース端子に入力する。トランジスタ１２０のコレク
タ端子は二線式データ伝送線の正極側に接続される。ト
ランジスタ１２０のエミッタ端子は、抵抗１１７を介し
て二線式データ伝送線の負極側に接続される。トランジ
スタ１１２、抵抗１１３、ツェナーダイオード１１４、
抵抗１１５．１１６．１１７ 、レベル調整回路１１８
、増幅回路１１９およびトランジスタ１２０がアナログ
送信装置１１を構成し、二線式データ伝送線の他端に接
続されたアナログ送信装置と通信を行う。
を出力し、その出力端子はレベル調整回路１１８に接続
される。レベル調整回路１１８は、二線式データ伝送線
の負極側の電位を参照して電圧レベルを調整し、増幅回
路１１９に入力する。増幅回路１１９はパルス幅変調さ
れた信号をアナログ信号に変換し、トランジスタ１２０
のベース端子に入力する。トランジスタ１２０のコレク
タ端子は二線式データ伝送線の正極側に接続される。ト
ランジスタ１２０のエミッタ端子は、抵抗１１７を介し
て二線式データ伝送線の負極側に接続される。トランジ
スタ１１２、抵抗１１３、ツェナーダイオード１１４、
抵抗１１５．１１６．１１７ 、レベル調整回路１１８
、増幅回路１１９およびトランジスタ１２０がアナログ
送信装置１１を構成し、二線式データ伝送線の他端に接
続されたアナログ送信装置と通信を行う。
本実施例では、ＲＡ Ｍ５−２ないし５−５は信号処理
のための一時記憶に使用され、そのときにだけ開閉回路
５ＷＩＯないし５Ｗ１３が閉じられる。他の動作は第一
実施例と同様である。
のための一時記憶に使用され、そのときにだけ開閉回路
５ＷＩＯないし５Ｗ１３が閉じられる。他の動作は第一
実施例と同様である。
表にそれぞれの構成部品に用いた製品名、スタンバイ電
流および動作電流を示す。なお、動作電流の欄の括弧内
は、動作周波数を示す。
流および動作電流を示す。なお、動作電流の欄の括弧内
は、動作周波数を示す。
表
ここで、ＣＤＰ１８７８は、コンプリメンタリ金属酸化
物半導体（０ＭＯ３）製の計数およびタイマ回路であり
、一方のチャネルをディジタル信号からパルス幅変調信
号への変換に用いて、４〜２０ｍＡの出力用として使用
し、他方のチャネルをパルス幅変調信号からディジタル
信号への変換のタイミング用に用いる。パルス幅変調信
号をディジタル信号に変換する動作は、ダウンカウンタ
として動作する。
物半導体（０ＭＯ３）製の計数およびタイマ回路であり
、一方のチャネルをディジタル信号からパルス幅変調信
号への変換に用いて、４〜２０ｍＡの出力用として使用
し、他方のチャネルをパルス幅変調信号からディジタル
信号への変換のタイミング用に用いる。パルス幅変調信
号をディジタル信号に変換する動作は、ダウンカウンタ
として動作する。
表から明らかに、全てに電流を供給する場合には、スタ
ンバイ電流が４ｍＡとなり、動作時には４ｍＡ以上の電
流が必要となるが、センサＩ、ＲＡＭ５−１ｃＰｔＪ３
、ＲＯＭ６、ディジタルアナログ変換器９およびアナロ
グ通信装置だけが動作するときには、消費電流が３．１
８ｍＡであり、最小許容消費電流から０．８２ｍＡの余
裕がある。
ンバイ電流が４ｍＡとなり、動作時には４ｍＡ以上の電
流が必要となるが、センサＩ、ＲＡＭ５−１ｃＰｔＪ３
、ＲＯＭ６、ディジタルアナログ変換器９およびアナロ
グ通信装置だけが動作するときには、消費電流が３．１
８ｍＡであり、最小許容消費電流から０．８２ｍＡの余
裕がある。
なお、センサ１の動作電流が大きい場合にはメモリ類の
電源供給回路に直列に開閉回路を接続したと同様に開閉
回路を接続し、ＣＰｔＪ３からの制御信号により必要な
動作時に限って電流を供給してもよいし、消費電流に余
裕があるなら各電流供給回路の開閉回路を必要に応じて
省略し、連続的に動作電流を供給しても本発明・を同様
に実施できる。
電源供給回路に直列に開閉回路を接続したと同様に開閉
回路を接続し、ＣＰｔＪ３からの制御信号により必要な
動作時に限って電流を供給してもよいし、消費電流に余
裕があるなら各電流供給回路の開閉回路を必要に応じて
省略し、連続的に動作電流を供給しても本発明・を同様
に実施できる。
〔発明の効果〕
以上説明したように、本発明の二線式データ伝送装置は
、全体としての消費電力を少なくし、個々の素子に供給
できる電流を多くすることができる。したがって、クロ
ック周波数を適当な値まで高く設定することが可能とな
り、演算速度を向上させることができ、しかも装置を市
販の素子を用いて構成することが可能となる。
、全体としての消費電力を少なくし、個々の素子に供給
できる電流を多くすることができる。したがって、クロ
ック周波数を適当な値まで高く設定することが可能とな
り、演算速度を向上させることができ、しかも装置を市
販の素子を用いて構成することが可能となる。
したがって、安価な製造コストで高性能の二線式データ
伝送装置を実現できる効果がある。
伝送装置を実現できる効果がある。
第１図は本発明第一実施例二線式データ伝送装置のブロ
ック構成図。 第２図は本発明第二実施例二線式データ伝送装置のブロ
ック構成図。 １・・・センサ、２・・・アナログディジタル変換器、
３・・・ＣＰＵ、４・・・デコーダ、５・・・ＲＡＭ、
６・・・ＲＯＭ１７・・・ＥＥＰＲＯＭ、８・・・演算
プロセッサ、９・・・ディジタルアナログ変換器、１０
・・・ユニバーサル非同期通信器、１１・・・アナログ
通信器、１２・・・インクフェイス、１０１・・・抵抗
、１０２・・・抵抗ブリッジ、１０３．１０４．１０５
・・・抵抗、１０６・・・差動増幅回路、ＬＯＴ 、１
．０８・・・抵抗、１０９・・・三角波発生回路、１１
０・・・比較回路、１１２・・・トランジスタ、１１３
・・・抵抗、１１４・・・ツェナーダイオード、１１５
．１１６．１１７・・・抵抗、１１８・・・レベル調節
回路、１１９・・・増幅回路、１２０・・・トランジス
タ、１２１・・・キャパシタ、ＳＷｌ、Ｓｎ２、Ｓｎ３
．Ｓｎ２． Ｓｎ５、籏６．５Ｗ１０．５−１１．５−
１２．５１１１３・・・開閉回路。
ック構成図。 第２図は本発明第二実施例二線式データ伝送装置のブロ
ック構成図。 １・・・センサ、２・・・アナログディジタル変換器、
３・・・ＣＰＵ、４・・・デコーダ、５・・・ＲＡＭ、
６・・・ＲＯＭ１７・・・ＥＥＰＲＯＭ、８・・・演算
プロセッサ、９・・・ディジタルアナログ変換器、１０
・・・ユニバーサル非同期通信器、１１・・・アナログ
通信器、１２・・・インクフェイス、１０１・・・抵抗
、１０２・・・抵抗ブリッジ、１０３．１０４．１０５
・・・抵抗、１０６・・・差動増幅回路、ＬＯＴ 、１
．０８・・・抵抗、１０９・・・三角波発生回路、１１
０・・・比較回路、１１２・・・トランジスタ、１１３
・・・抵抗、１１４・・・ツェナーダイオード、１１５
．１１６．１１７・・・抵抗、１１８・・・レベル調節
回路、１１９・・・増幅回路、１２０・・・トランジス
タ、１２１・・・キャパシタ、ＳＷｌ、Ｓｎ２、Ｓｎ３
．Ｓｎ２． Ｓｎ５、籏６．５Ｗ１０．５−１１．５−
１２．５１１１３・・・開閉回路。
Claims (1)
- （１）直流電流が供給された二線式データ伝送線と、送
信信号をディジタル的に処理しアナログ信号に変換する
信号処理手段と、 この信号処理手段の出力アナログ信号を上記伝送線の直
流電流の変化として送信するアナログ通信装置と、 このアナログ通信装置に併設され、上記伝送線にディジ
タル信号の送受信を行うディジタル通信装置と を備え、 上記アナログ通信装置は、上記伝送線から供給される直
流電流により、上記信号処理手段および上記ディジタル
通信装置に電源電流を供給する手段を含み、 上記信号処理手段は、 マイクロプロセッサと、 このマイクロプロセッサにバスにより接続されたそれぞ
れ一個または複数個の読出し専用メモリ、電気的に消去
可能なプログラム可能読出し専用メモリおよびランダム
アクセスメモリと を含む 二線式データ伝送装置において、 上記ディジタル通信装置、上記読出し専用メモリ、電気
的に消去可能なプログラム可能読出し専用メモリおよび
一部のランダムアクセスメモリの各電源供給回路に個別
の開閉回路を設け、 上記マイクロプロセッサの制御にしたがってこの開閉回
路を制御する制御手段 を備えたことを特徴とする二線式データ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258793A JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258793A JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136326A true JPS61136326A (ja) | 1986-06-24 |
| JPH0744488B2 JPH0744488B2 (ja) | 1995-05-15 |
Family
ID=17325146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258793A Expired - Lifetime JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744488B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0224693U (ja) * | 1988-07-30 | 1990-02-19 | ||
| US5140612A (en) * | 1989-12-29 | 1992-08-18 | Sharp Kabushiki Kaisha | Modem for use in a data communication system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112209A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Power supplying method of communication terminal equipment |
| JPS5885649A (ja) * | 1981-11-02 | 1983-05-23 | ハネウエル・インコ−ポレ−テツド | デ−タ通信装置およびデジタルデ−タとアナログデ−タを交互に通信する方法 |
-
1984
- 1984-12-07 JP JP59258793A patent/JPH0744488B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112209A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Power supplying method of communication terminal equipment |
| JPS5885649A (ja) * | 1981-11-02 | 1983-05-23 | ハネウエル・インコ−ポレ−テツド | デ−タ通信装置およびデジタルデ−タとアナログデ−タを交互に通信する方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0224693U (ja) * | 1988-07-30 | 1990-02-19 | ||
| JPH0523037Y2 (ja) * | 1988-07-30 | 1993-06-14 | ||
| US5140612A (en) * | 1989-12-29 | 1992-08-18 | Sharp Kabushiki Kaisha | Modem for use in a data communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744488B2 (ja) | 1995-05-15 |
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