JPS5885534A - 半導体シリコン基板の製造法 - Google Patents
半導体シリコン基板の製造法Info
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- JPS5885534A JPS5885534A JP18385981A JP18385981A JPS5885534A JP S5885534 A JPS5885534 A JP S5885534A JP 18385981 A JP18385981 A JP 18385981A JP 18385981 A JP18385981 A JP 18385981A JP S5885534 A JPS5885534 A JP S5885534A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 title claims description 17
- 239000010703 silicon Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000002344 surface layer Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 20
- 239000001257 hydrogen Substances 0.000 claims abstract description 20
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 10
- 150000002431 hydrogen Chemical class 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 abstract description 34
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 12
- 239000001301 oxygen Substances 0.000 abstract description 12
- 229910052760 oxygen Inorganic materials 0.000 abstract description 12
- 239000013078 crystal Substances 0.000 abstract description 10
- 230000007547 defect Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- NEAPKZHDYMQZCB-UHFFFAOYSA-N N-[2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]ethyl]-2-oxo-3H-1,3-benzoxazole-6-carboxamide Chemical compound C1CN(CCN1CCNC(=O)C2=CC3=C(C=C2)NC(=O)O3)C4=CN=C(N=C4)NC5CC6=CC=CC=C6C5 NEAPKZHDYMQZCB-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体デバイスに使用する鏡面ウェーハを製造
する方法に関する。
する方法に関する。
通常、IC,VLSI用のシリコン基板には鏡面ウェー
ハを使用する。鏡面ウェーハにはシリコン単結晶棒より
、スライス、ラップ、面取、エツチング後研岸したシリ
コン基板と、シリコン単結晶棒より、スライス、ラップ
、面取、エツチングしたシリコン基板がある。
ハを使用する。鏡面ウェーハにはシリコン単結晶棒より
、スライス、ラップ、面取、エツチング後研岸したシリ
コン基板と、シリコン単結晶棒より、スライス、ラップ
、面取、エツチングしたシリコン基板がある。
通常のCZ法によるシリコン単結晶は石英ルツボを使用
する為酸素を10〜20x1017atoms/cc(
A S T M表示〕程度含有している。
する為酸素を10〜20x1017atoms/cc(
A S T M表示〕程度含有している。
aZ単結晶より加工した鏡面ウェーハの結晶欠陥(OS
V )は、酸素含有量が多い程発生し易い。
V )は、酸素含有量が多い程発生し易い。
シリコン基板の表面の酸素濃度を低下させる事によって
ICの能動領域となる表面層は、酸素に起因する欠陥が
発生しにくくなる事が予想されメモリーICのホールド
タイムや良品率を向上出来ると考えられている。
ICの能動領域となる表面層は、酸素に起因する欠陥が
発生しにくくなる事が予想されメモリーICのホールド
タイムや良品率を向上出来ると考えられている。
然るに、本発明者等は、熱処理により表面の酸素濃度を
低下させた鏡面ウェーハを作り実験を行ったが、期待し
た程のICのホールドタイムや良品率の向上は得られず
、そのため、藺品おいて、鏡面ウェーハに表面加工を施
すことにより、半導体デバイス後のホールドタイムや良
品率に多大の効果のあることを提案した。
低下させた鏡面ウェーハを作り実験を行ったが、期待し
た程のICのホールドタイムや良品率の向上は得られず
、そのため、藺品おいて、鏡面ウェーハに表面加工を施
すことにより、半導体デバイス後のホールドタイムや良
品率に多大の効果のあることを提案した。
その後、前記提案技術の改良に関し、種々実験の結果、
以下のごとく、良好な結果を得ることができた。
以下のごとく、良好な結果を得ることができた。
本技術内容は、鏡面ウェーハを1100℃〜1280℃
で1時間以上水素を含む雰囲気中で熱処理後、該鏡面ウ
ェーハの表面層を再度鏡面仕上けすることにより多大な
効果が得られたことである。
で1時間以上水素を含む雰囲気中で熱処理後、該鏡面ウ
ェーハの表面層を再度鏡面仕上けすることにより多大な
効果が得られたことである。
ff1lち、石英ルツボを使用した引上法による半導体
シリコン棒よりシリコン基板を製造する方法において、
該半導体シリコン棒をウェー・・化した後、加工々程、
例えばエツチングする工程、研摩する工程、あるいはそ
の中間工程において1100℃〜1280℃で1時間以
上水素を含む雰囲気中で熱処理を施し、その後、特に、
シリコン表面層を取り除くことにより多大な効果が得ら
れたのである。
シリコン棒よりシリコン基板を製造する方法において、
該半導体シリコン棒をウェー・・化した後、加工々程、
例えばエツチングする工程、研摩する工程、あるいはそ
の中間工程において1100℃〜1280℃で1時間以
上水素を含む雰囲気中で熱処理を施し、その後、特に、
シリコン表面層を取り除くことにより多大な効果が得ら
れたのである。
本発明の特徴は、前述および後述の実施例に示す様に、
1100℃〜1280℃で1時間以上水素を含む雰囲気
中で熱処理後、表面層を取り除くことにある。
1100℃〜1280℃で1時間以上水素を含む雰囲気
中で熱処理後、表面層を取り除くことにある。
これを以下各実施例について説明する。
実施例■
7
酸素濃度14〜l 8 X l Oatoms/cc(
ASTM表示)を含有するC2無転位単結晶よりスライ
ス工程、面取工程、ラップ工程、エツチング工程、鏡面
研摩工程を実施したP形(100)7〜10Ω−m、■
00−1525μのウェーハf:Arに水素を1.5%
混合した雰囲気中でIL50℃で2時間熱処理した。こ
れらのウェーハの表面層をエツチングにより0.5〜8
μ除去した。
ASTM表示)を含有するC2無転位単結晶よりスライ
ス工程、面取工程、ラップ工程、エツチング工程、鏡面
研摩工程を実施したP形(100)7〜10Ω−m、■
00−1525μのウェーハf:Arに水素を1.5%
混合した雰囲気中でIL50℃で2時間熱処理した。こ
れらのウェーハの表面層をエツチングにより0.5〜8
μ除去した。
第1図は前記のAデに水素を15チ混合した雰囲気中で
熱処理後、表面層をエツチングにより05〜8μ取り除
いた場合(A曲線)と、fi、rのみの雰囲気中で熱処
理後、表面層をエツチングにより、0.5〜8μ取り除
いた場合(B@線)とArのみの雰囲気中で熱処理後、
表面層を取り除かなかった場合(C曲線)のホールドタ
イムの比較を示している。
熱処理後、表面層をエツチングにより05〜8μ取り除
いた場合(A曲線)と、fi、rのみの雰囲気中で熱処
理後、表面層をエツチングにより、0.5〜8μ取り除
いた場合(B@線)とArのみの雰囲気中で熱処理後、
表面層を取り除かなかった場合(C曲線)のホールドタ
イムの比較を示している。
第1図の横軸はホールドタイム(単位ms)、縦軸は試
料数を示す。これからもわかる様にシリコン基板のホー
ルドタイムは、A Flll 線の場合が8曲線および
0曲線より長く、ホールドタイム不良’kTh著に低下
することができた。このことはArに水素を1.5%混
合した雰囲気中で1150℃の熱処理後0.5〜8μ表
面層を除去することがホールドタイムの向上に重要であ
ることを示している。
料数を示す。これからもわかる様にシリコン基板のホー
ルドタイムは、A Flll 線の場合が8曲線および
0曲線より長く、ホールドタイム不良’kTh著に低下
することができた。このことはArに水素を1.5%混
合した雰囲気中で1150℃の熱処理後0.5〜8μ表
面層を除去することがホールドタイムの向上に重要であ
ることを示している。
実施例2
7
酸素濃度14〜l 8 X l Oatonns/cc
(ASTM表示)を含有するCZ無転位単結晶よりスラ
イス工程、面取工程、ラップ工程、エツチング工程、鏡
面研摩工程を実施したP形(100)7〜l OΩ−α
、100φ、525μのウェーハをArに水素を0.5
%混合した雰囲気中で1150℃で1時間熱処理した。
(ASTM表示)を含有するCZ無転位単結晶よりスラ
イス工程、面取工程、ラップ工程、エツチング工程、鏡
面研摩工程を実施したP形(100)7〜l OΩ−α
、100φ、525μのウェーハをArに水素を0.5
%混合した雰囲気中で1150℃で1時間熱処理した。
これらのウェーハの表面層(l−鏡面研屋により2〜5
μ除去した。
μ除去した。
これらのウェーハをMOSメモリーICに加工後、その
ホールドタイムを測定した結果、その向上は前述の実施
例1とはソ同様であり、ホールドタイム不良が顕著に低
下した。
ホールドタイムを測定した結果、その向上は前述の実施
例1とはソ同様であり、ホールドタイム不良が顕著に低
下した。
実施例3
酸素mW 14〜l 8 X J i、l ’ 7 a
toms/cc(ASTM表示)を含有するOZ無転位
単結晶より切り出したP形(1,U O) 7〜lOΩ
−譚、■()0φのウェーハを面取工程、ラップ工程、
を経て、エツチングにより550μ厚の鏡面ウェーハに
仕上げた。これらfArに水素を80%混合した雰囲気
中で1200℃2時間熱処理した。
toms/cc(ASTM表示)を含有するOZ無転位
単結晶より切り出したP形(1,U O) 7〜lOΩ
−譚、■()0φのウェーハを面取工程、ラップ工程、
を経て、エツチングにより550μ厚の鏡面ウェーハに
仕上げた。これらfArに水素を80%混合した雰囲気
中で1200℃2時間熱処理した。
同、本熱処理終了前80分は水素を混合せず、Arのみ
の雰囲気に置換して後、ウェーハを引き出した。それら
のウェーハの表面層を5〜15μ鏡面研摩により取り除
いた。
の雰囲気に置換して後、ウェーハを引き出した。それら
のウェーハの表面層を5〜15μ鏡面研摩により取り除
いた。
これらのウェーハをMOSメモリーICに加工後、その
ホールドタイムを測定した結果、その向上は前述の実施
例1の結果とはゾ同等であり、ホールドタイム不良が顕
著に低下した。
ホールドタイムを測定した結果、その向上は前述の実施
例1の結果とはゾ同等であり、ホールドタイム不良が顕
著に低下した。
実施例4
」7
酸素濃度14〜l 8 x l Oatoms/cc
(ASTM表示)を含損するO2無転位単結晶より切り
出したP形(1(l i+ ) ’/ 〜l (lΩ−
cm l 00φのウェーハ全面取工程、ラップ工程、
を経てエツチングにより550μ厚の鏡面ウェーハに仕
上げた。
(ASTM表示)を含損するO2無転位単結晶より切り
出したP形(1(l i+ ) ’/ 〜l (lΩ−
cm l 00φのウェーハ全面取工程、ラップ工程、
を経てエツチングにより550μ厚の鏡面ウェーハに仕
上げた。
これらを、Arに水素を30チ混合した雰囲気中で12
00℃2時間熱処理した。ウェーハの表面層を15〜z
Oμ鏡面研摩により取り除いた。
00℃2時間熱処理した。ウェーハの表面層を15〜z
Oμ鏡面研摩により取り除いた。
これらのウェーハをMOSメモリーICに加工後、その
ホールドタイムを測定した結果、その向上は前述の実施
例1の結果とはソ同等であり、ホールドタイム不良が顕
著に低下した。
ホールドタイムを測定した結果、その向上は前述の実施
例1の結果とはソ同等であり、ホールドタイム不良が顕
著に低下した。
実施例5
7
酸素濃度14〜l 8 X l (l atome
/cc (ASTM表示)を含有するC2無転位単結晶
より切り出したP形(100) 7〜l tlΩ−ca
r 、 100φのウェーハ全面取工程、ラップ工程を
経てエツチングにより550μ厚の鏡面ウェーハに仕上
けだ。
/cc (ASTM表示)を含有するC2無転位単結晶
より切り出したP形(100) 7〜l tlΩ−ca
r 、 100φのウェーハ全面取工程、ラップ工程を
経てエツチングにより550μ厚の鏡面ウェーハに仕上
けだ。
これらをArに水素を0.1t16混合した雰囲気中で
1200℃2時間、熱処理した。これらのウェーハの表
面層を15〜20μ鏡面研摩により取り除いた。
1200℃2時間、熱処理した。これらのウェーハの表
面層を15〜20μ鏡面研摩により取り除いた。
とれらのウェーハを月○SメモリーエOK加工後、その
ホールドタイムを測定した結果、その向上は見られなか
った。
ホールドタイムを測定した結果、その向上は見られなか
った。
実施例6
■7
酸素濃度J 4〜l 8 >: L Oatotos/
cc(ASTM表示)を含有するCZ無転位単結晶より
切り出したP形(’ l OO) 7〜10Ω−(7)
、1()0φのウェーハを面取工程、ラップ工程を経て
エツチングにより550 、ulνの鏡面ウェーハに仕
上げた。
cc(ASTM表示)を含有するCZ無転位単結晶より
切り出したP形(’ l OO) 7〜10Ω−(7)
、1()0φのウェーハを面取工程、ラップ工程を経て
エツチングにより550 、ulνの鏡面ウェーハに仕
上げた。
これらをArに水素を80%混合した雰囲気中でl 2
1) 0℃、2時間、熱処理した。これらのウェーハの
表面層を25〜80μ鏡面研摩により取り除いた。
1) 0℃、2時間、熱処理した。これらのウェーハの
表面層を25〜80μ鏡面研摩により取り除いた。
これらのウェーハをMOSメモリーICに加工後、その
ホールドタイムを測定した結果、その向上は見られなか
った。
ホールドタイムを測定した結果、その向上は見られなか
った。
上記各実施例の熱処理雰囲気はArに水素を混合したカ
スを用いたが、At以外の不活性ガスに水素を混合した
場合でも同様の結果が得られた。
スを用いたが、At以外の不活性ガスに水素を混合した
場合でも同様の結果が得られた。
以上各実施例および第1図にも記載したごとく、本発明
の方法により作製されたウェーハをMO8メモリー I
Cに加工した場合、そのホールドタイムは格段に向上
し、ホールドタイムによる不良が顕著に低下する効果が
得られ、良品率が向上した。
の方法により作製されたウェーハをMO8メモリー I
Cに加工した場合、そのホールドタイムは格段に向上
し、ホールドタイムによる不良が顕著に低下する効果が
得られ、良品率が向上した。
第1図はホールドタイムと試料数の関係を示す。
へ曲線・・・・・・1. l 5 (+ ’Cで2時間
、Arに水素を1.5%混合した雰囲気中で熱処理 後、表面層を05〜8μ取り除い た場合。 8曲線・・・・・・1150℃で2時間、Arのみで熱
処理後、表面R4を05〜3μ取り 除いた場合。 C曲線・・・・・・J、 l 5 (1℃で2時間、A
rのみで熱処理後、表面層を取り除かなかっ た場合。 特許出願人 小松電子金属株式会社 ”′。
、Arに水素を1.5%混合した雰囲気中で熱処理 後、表面層を05〜8μ取り除い た場合。 8曲線・・・・・・1150℃で2時間、Arのみで熱
処理後、表面R4を05〜3μ取り 除いた場合。 C曲線・・・・・・J、 l 5 (1℃で2時間、A
rのみで熱処理後、表面層を取り除かなかっ た場合。 特許出願人 小松電子金属株式会社 ”′。
Claims (1)
- 【特許請求の範囲】 (11半導体デバイスに使用する鏡面ウエーノ・を製造
する方法において、鏡面化したウェーハを1100℃〜
1280℃で1時間以上、水素を含む雰囲気中で熱処理
を施し、該鏡口0ウエーノ・の表面層を除去することを
特徴とする半導体デバイス用シリコン基板の製造法。 (210,5%以上の水素を含む雰囲気中で熱処理を施
すことを特徴とする特許請求の範囲第1項の半導体デバ
イス用シリコン基板の製造法。 (8)該鏡面ウェーハの表面層を0.5〜20μ除去す
ることを特徴とする特許請求の範囲第1項の半導体デバ
イス用シリコン基板の製造法。 (4)0.5チ以上の水素を含む雰囲気中で熱処理を施
し、該鏡面ウェーハの表面層を0.5〜20μ除去する
ことを特徴とする特許請求の範囲第1項の半導体デバイ
ス用シリコン基板の製造法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18385981A JPS5885534A (ja) | 1981-11-18 | 1981-11-18 | 半導体シリコン基板の製造法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18385981A JPS5885534A (ja) | 1981-11-18 | 1981-11-18 | 半導体シリコン基板の製造法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5885534A true JPS5885534A (ja) | 1983-05-21 |
Family
ID=16143066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18385981A Pending JPS5885534A (ja) | 1981-11-18 | 1981-11-18 | 半導体シリコン基板の製造法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5885534A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS61183916A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体基板の製造方法 |
JPS62123098A (ja) * | 1985-11-22 | 1987-06-04 | Toshiba Ceramics Co Ltd | シリコン単結晶の製造方法 |
JPH07165496A (ja) * | 1994-09-05 | 1995-06-27 | Toshiba Ceramics Co Ltd | シリコンウエーハの製造方法 |
JPH07165495A (ja) * | 1994-09-02 | 1995-06-27 | Toshiba Ceramics Co Ltd | シリコンウエーハ |
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JPS5498572A (en) * | 1978-01-20 | 1979-08-03 | Matsushita Electronics Corp | Surface stablization processing method for transistor |
JPS54133079A (en) * | 1978-04-07 | 1979-10-16 | Fujitsu Ltd | Manufacture for semiconductor device |
-
1981
- 1981-11-18 JP JP18385981A patent/JPS5885534A/ja active Pending
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