JPS5884452A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に抵抗素子の形成構
造に関する。
造に関する。
半導体集積回路（工Ｃ）においては、トランジスタ、ダ
イオード等の能動素子のほか、抵抗素子・容量などの受
動素子が含まれて、電子回路が構成されていることは周
知の通りである。このような受動素子のうち、抵抗素子
は一般に、第１図の構造断面図に示すように、例えばバ
イポーラ形トランジスタ素子のベース領域と同様にエビ
タキレヤ〜層表面部に形成されている。第１図において
、１はｐ型シリコン（Ｓｌ）基板、２はｎｍ堰没層。
イオード等の能動素子のほか、抵抗素子・容量などの受
動素子が含まれて、電子回路が構成されていることは周
知の通りである。このような受動素子のうち、抵抗素子
は一般に、第１図の構造断面図に示すように、例えばバ
イポーラ形トランジスタ素子のベース領域と同様にエビ
タキレヤ〜層表面部に形成されている。第１図において
、１はｐ型シリコン（Ｓｌ）基板、２はｎｍ堰没層。
ｇはｎｆＪＩエビタキシャμ領域、４はｐｆＩＩ素子間
分離領域、５はｎ 型コレクタコンタクト層、６はｐｍ
ペース領域、７はｎ５エミツタ領域、８はｐ型紙抗体領
域、９は表面を覆った膜厚０．８〜１［μｍ］の厚イ二
酸化Ｖす”ン（ＳｉＯｇ）膜、１０は素子保護用の８１
０８膜である０図では、ベース領域は側面から長さを示
し、抵抗体領域は縦面から巾を示しているが、通常抵抗
体層８がベース領域６より数倍ないしＩＯ数倍の長さに
なるから、紙面の都合上、第１図のように図示したもの
で、抵抗体領域は紙面に垂直に設けられたものである。
分離領域、５はｎ 型コレクタコンタクト層、６はｐｍ
ペース領域、７はｎ５エミツタ領域、８はｐ型紙抗体領
域、９は表面を覆った膜厚０．８〜１［μｍ］の厚イ二
酸化Ｖす”ン（ＳｉＯｇ）膜、１０は素子保護用の８１
０８膜である０図では、ベース領域は側面から長さを示
し、抵抗体領域は縦面から巾を示しているが、通常抵抗
体層８がベース領域６より数倍ないしＩＯ数倍の長さに
なるから、紙面の都合上、第１図のように図示したもの
で、抵抗体領域は紙面に垂直に設けられたものである。
ところで、第１図に示される構造にあ？ては厚い膜厚の
５ｉＯｓｌ１９でベース領域、コレクタコンタクト領域
、抵抗体領域を隔離しており、これは位置合わせをなく
して、自己整合で形成できるから、小ｆＪｉＫ形成し易
く、集積度を高めることを目的とした構造である。又、
５ｉＯｓ＠９はｌ［μｍ程度と厚いため、上面Ｋｙ＃成
される電極配線と、８１基板との寄生容量が少なくなる
利点があり。
５ｉＯｓｌ１９でベース領域、コレクタコンタクト領域
、抵抗体領域を隔離しており、これは位置合わせをなく
して、自己整合で形成できるから、小ｆＪｉＫ形成し易
く、集積度を高めることを目的とした構造である。又、
５ｉＯｓ＠９はｌ［μｍ程度と厚いため、上面Ｋｙ＃成
される電極配線と、８１基板との寄生容量が少なくなる
利点があり。
動作速度の向上に役立つ構造でもある。
したがって、上記構造の工Ｏにおいては、図示のような
厚いＳｉｎ、 ［Ｉ９ （フィールド絶縁膜と呼ばれる
）と、膜厚２０００人程度０比較的うすい５１０２１１
１１０で表面保護された能動素子や抵抗素子との上面を
電極配線が縦横に形成されており、能動素子は高密度で
、且つ自らの接続電極が多くて、むしろ電極以外の空間
は皆無に等しいから開城は少ないが、抵抗素子は接続電
極４両端の２電極だけで、中央の細長い抵抗体上は広い
面積が空域となるため、電極配線層が、その抵抗体上に
形成されることが多い。したがって、５１０２暎ｌＯに
ピンホールなどの欠陥があると配線層と抵抗体とが短絡
し、ＩＣの致命的問題となる。
厚いＳｉｎ、 ［Ｉ９ （フィールド絶縁膜と呼ばれる
）と、膜厚２０００人程度０比較的うすい５１０２１１
１１０で表面保護された能動素子や抵抗素子との上面を
電極配線が縦横に形成されており、能動素子は高密度で
、且つ自らの接続電極が多くて、むしろ電極以外の空間
は皆無に等しいから開城は少ないが、抵抗素子は接続電
極４両端の２電極だけで、中央の細長い抵抗体上は広い
面積が空域となるため、電極配線層が、その抵抗体上に
形成されることが多い。したがって、５１０２暎ｌＯに
ピンホールなどの欠陥があると配線層と抵抗体とが短絡
し、ＩＣの致命的問題となる。
本発明はこのような問題点を除去することを目的として
、抵抗素子を厚い５ｉｎｓ ８Ｉｌ下に埋没して配役し
てなる構造を提案するものである。
、抵抗素子を厚い５ｉｎｓ ８Ｉｌ下に埋没して配役し
てなる構造を提案するものである。
以下図面を参照して実施例により説明する。
第２図ないし第８図は本発明Ｋか−る半導体集積回路の
製造方法の工程順断面図を示す０本発明によれば、先づ
第２図に示すようにｐ型Ｓ１半導体基板１１上にＳｉｎ
、 １１１１２を形成して、これをフォトプロセスによ
り窓開けし、１１００〜１２００［℃コ の高温加熱に
よりアンチモン（Ｓｔ））を拡散して、ｎ 型埋没層１
Ｂを形成する。ｎ５埋没層１８は周知の通り、能動素子
特にバイボーラトフンνスタのコレクタ直列抵抗を低く
するためである。
製造方法の工程順断面図を示す０本発明によれば、先づ
第２図に示すようにｐ型Ｓ１半導体基板１１上にＳｉｎ
、 １１１１２を形成して、これをフォトプロセスによ
り窓開けし、１１００〜１２００［℃コ の高温加熱に
よりアンチモン（Ｓｔ））を拡散して、ｎ 型埋没層１
Ｂを形成する。ｎ５埋没層１８は周知の通り、能動素子
特にバイボーラトフンνスタのコレクタ直列抵抗を低く
するためである。
次いで、＠Ｓ図に示すようＫ Ｓｉｎｇ Ｉｌｌ ２を
エツチング除去した後、レジスト膜１４をパターンニン
グし、そのレジスト膜をマスクとして燐［Ｆ］イオンを
注入し、次にレジスト膜１４を除去し、温度１１００［
℃］で熱処理してｎ型抵抗体周囲領域１６を形成する。
エツチング除去した後、レジスト膜１４をパターンニン
グし、そのレジスト膜をマスクとして燐［Ｆ］イオンを
注入し、次にレジスト膜１４を除去し、温度１１００［
℃］で熱処理してｎ型抵抗体周囲領域１６を形成する。
この場合、上記ｎｍ埋没層１８の形成工程とこの抵抗体
周囲領域１６の形成工程とは、入れ替えても差し支えな
い。上ｅｎｉＪＩ抵抗体周囲領域１６のシート抵抗は２
０［Ω／ロコ程度で、このため前記燐イオンのドーズ量
は１０”／ＩＩ”程度にする。
周囲領域１６の形成工程とは、入れ替えても差し支えな
い。上ｅｎｉＪＩ抵抗体周囲領域１６のシート抵抗は２
０［Ω／ロコ程度で、このため前記燐イオンのドーズ量
は１０”／ＩＩ”程度にする。
次いで、第４図に示すように再度レジメ）ｓｌＢをパタ
ーンニングし、それをマスクとして硼素（ハ）イオンを
注入し、次にレジスト＠１６を除去して９００〜１００
０［ｊ］の温度で熱処理して前記ｎｆＪ抵抗体周囲領域
１４内にｐ＋型抵抗°体層１７を形成するとともにｐ型
半導体基板１１の表面にＰ 型素子間分離領域１８を形
成する。か−るｐ 型素子間分離領域１８は従来の製造
方法で既に公知であり、ＰＮ接合形素子間分離帯を形成
する場合には、表面よりの拡散が主体となって分離帯が
形成されるが、それを下層よりの這い上りにより援助す
る目的の埋込用分離層で、高温熱処理時間を大巾に減少
できる意図をもつものである。しかし、不必要であれば
、ｐ 型素子間分離領域８は形成しなくてもよい。尚、
硼素イオンのドーズ量は、ｌ Ｑ１４／ａ１’程度にす
る。
ーンニングし、それをマスクとして硼素（ハ）イオンを
注入し、次にレジスト＠１６を除去して９００〜１００
０［ｊ］の温度で熱処理して前記ｎｆＪ抵抗体周囲領域
１４内にｐ＋型抵抗°体層１７を形成するとともにｐ型
半導体基板１１の表面にＰ 型素子間分離領域１８を形
成する。か−るｐ 型素子間分離領域１８は従来の製造
方法で既に公知であり、ＰＮ接合形素子間分離帯を形成
する場合には、表面よりの拡散が主体となって分離帯が
形成されるが、それを下層よりの這い上りにより援助す
る目的の埋込用分離層で、高温熱処理時間を大巾に減少
できる意図をもつものである。しかし、不必要であれば
、ｐ 型素子間分離領域８は形成しなくてもよい。尚、
硼素イオンのドーズ量は、ｌ Ｑ１４／ａ１’程度にす
る。
次いで、第６図に示すように、公知の製法を利用して、
厚さ２［μｍ］のｎ型エピタキＶヤル層１９を成長する
。そうすれば、図示のようＫｎ 型境没層１８．ｎ型
抵抗体周囲領域１６およびｐ 型抵抗体層１７などはｎ
ｓエピタキシャル層１９内に這い上り拡散が生じる。そ
して、エビタキＶヤ〃層１９もｎ型であるから、周囲を
完全１ｃｎ型領域で囲まれたｐ 型抵抗体層１７が形成
される。
厚さ２［μｍ］のｎ型エピタキＶヤル層１９を成長する
。そうすれば、図示のようＫｎ 型境没層１８．ｎ型
抵抗体周囲領域１６およびｐ 型抵抗体層１７などはｎ
ｓエピタキシャル層１９内に這い上り拡散が生じる。そ
して、エビタキＶヤ〃層１９もｎ型であるから、周囲を
完全１ｃｎ型領域で囲まれたｐ 型抵抗体層１７が形成
される。
次いで、第を図に示すように同じく公知の製法によりエ
ビタキシャ／Ｌ’層１９の表面に窒化シリコン（５１３
Ｎ４ ） ９９２０のパターンを選択的に形成し死後、
温度１０００〜１１００［℃コで酸化熱処理して、膜厚
的１［μｍ］の厚い５ｉｎｓ膜２１（フィールド絶縁膜
）を形成する。そうすると、ｐ 型抵抗体層１７は完全
に５１０２ｍ２１下に埋め込まれ九構造となる。
ビタキシャ／Ｌ’層１９の表面に窒化シリコン（５１３
Ｎ４ ） ９９２０のパターンを選択的に形成し死後、
温度１０００〜１１００［℃コで酸化熱処理して、膜厚
的１［μｍ］の厚い５ｉｎｓ膜２１（フィールド絶縁膜
）を形成する。そうすると、ｐ 型抵抗体層１７は完全
に５１０２ｍ２１下に埋め込まれ九構造となる。
但し、抵抗体の両端部は電極との接続を必要とするから
、ＳｉａＮ４ｇｌＫ２０を除去して第７図に示すように
電極層２２を両端に形成する。（第７図は第６図のＡＩ
断面を示しでいる。）その丸め、厚い５ｉｎ１ ＄９２
１を形成するＳｉ３Ｎ４壊２０のバターンは予めこの領
域をマスクしておき、ｔｆｕｌ１２２の形成は、以後の
工程で行われるベース領域（嬉８図に示す）と同時に形
成される。
、ＳｉａＮ４ｇｌＫ２０を除去して第７図に示すように
電極層２２を両端に形成する。（第７図は第６図のＡＩ
断面を示しでいる。）その丸め、厚い５ｉｎ１ ＄９２
１を形成するＳｉ３Ｎ４壊２０のバターンは予めこの領
域をマスクしておき、ｔｆｕｌ１２２の形成は、以後の
工程で行われるベース領域（嬉８図に示す）と同時に形
成される。
第８図は５ｉＢＮ４１＄２０をエツチング除去した後、
ｎ中型コレクタコンタクト領域２８・ｐ型ベース領域２
４、ｎ５３！エミツタ領域２６をそれぞれ所要領域に形
成してＩＣ構造が完成された図を示している。
ｎ中型コレクタコンタクト領域２８・ｐ型ベース領域２
４、ｎ５３！エミツタ領域２６をそれぞれ所要領域に形
成してＩＣ構造が完成された図を示している。
上記が、本発明にか−る製造方法の一実施例であるが、
上記抵抗体層１７の形成の際、素子間分離帯の形成と同
じく、上面からの拡散あるいは注入を併用して形成して
もかまわない。その時は、５ｉＯＢ ＠２１を形成する
工程前に上面より深く硼素を注入又は拡散する工程が必
要になる。
上記抵抗体層１７の形成の際、素子間分離帯の形成と同
じく、上面からの拡散あるいは注入を併用して形成して
もかまわない。その時は、５ｉＯＢ ＠２１を形成する
工程前に上面より深く硼素を注入又は拡散する工程が必
要になる。
以上のｉうに、本発明によれば抵抗素子は厚いＳｉｎ、
膜の下に埋め込まれて配設されるため、表面に形成され
る電極配線と短絡する恐れがなくなり、更に従来より一
層表面線平坦化されることになる。したがって、工Ｃの
製造歩留を良くし、信頼性の向上に役立つすぐれたもの
である。
膜の下に埋め込まれて配設されるため、表面に形成され
る電極配線と短絡する恐れがなくなり、更に従来より一
層表面線平坦化されることになる。したがって、工Ｃの
製造歩留を良くし、信頼性の向上に役立つすぐれたもの
である。
＠１図は従来の抵抗素子を含んだＩＣの断面構造図、第
２図ないし第８図は本発明Ｋか−る製造方法の工程順断
面図である。 図中、１，１１はｐｆｆｉＩｓｉ基板、２．１８Ｆｉｎ
”型埋没層、８．１９はｎ型エピタキシャル層、４゜１
８はｐ ｍ素子間分離帯、５．２８はｎ＋＋コレクタ
コンタクト層、６．２４ｄｐ型ペ一ス層。 ７．２６はｎ＋型エミッタ層、８．１７はｐ＋型低抵抗
体層９．２１は厚い５１０ｇ、ｌ１％ｌ Ｏ，ｌ ２ｄ
’）ｆｒ ５１０Ｂ ＠、 ｌ ４ 、 ｌ ｓａ
レジｘ ト膜１ｇ。 ２ は５１３Ｎ４＠、 ！柔は抵抗素子の電極層を示す。 第１閃 第２図 第３図 第４１１１ 第５閃
２図ないし第８図は本発明Ｋか−る製造方法の工程順断
面図である。 図中、１，１１はｐｆｆｉＩｓｉ基板、２．１８Ｆｉｎ
”型埋没層、８．１９はｎ型エピタキシャル層、４゜１
８はｐ ｍ素子間分離帯、５．２８はｎ＋＋コレクタ
コンタクト層、６．２４ｄｐ型ペ一ス層。 ７．２６はｎ＋型エミッタ層、８．１７はｐ＋型低抵抗
体層９．２１は厚い５１０ｇ、ｌ１％ｌ Ｏ，ｌ ２ｄ
’）ｆｒ ５１０Ｂ ＠、 ｌ ４ 、 ｌ ｓａ
レジｘ ト膜１ｇ。 ２ は５１３Ｎ４＠、 ！柔は抵抗素子の電極層を示す。 第１閃 第２図 第３図 第４１１１ 第５閃
Claims (1)
- 第１導電型半導体基板の表面に第２導電型半導体層が形
成され、１記半導体層には当該半導体層の表面に形成さ
れた絶縁層によって画定された素子領域に能動素子及び
、ある諭は受動素子が形成されてなる半導体集積回路に
おいて、前記絶縁層下のｌｉｅ半導体基板と半導体層と
の境界部分に第２導電型領域が配設され、前記第２導電
型領域内に第１導電型抵抗領域が配設されてなることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18246781A JPS5884452A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18246781A JPS5884452A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884452A true JPS5884452A (ja) | 1983-05-20 |
Family
ID=16118764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18246781A Pending JPS5884452A (ja) | 1981-11-13 | 1981-11-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007232130A (ja) * | 2006-03-02 | 2007-09-13 | Nsk Ltd | ボールねじ装置 |
-
1981
- 1981-11-13 JP JP18246781A patent/JPS5884452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007232130A (ja) * | 2006-03-02 | 2007-09-13 | Nsk Ltd | ボールねじ装置 |
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