JPS5871640A - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
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- JPS5871640A JPS5871640A JP17020581A JP17020581A JPS5871640A JP S5871640 A JPS5871640 A JP S5871640A JP 17020581 A JP17020581 A JP 17020581A JP 17020581 A JP17020581 A JP 17020581A JP S5871640 A JPS5871640 A JP S5871640A
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- JP
- Japan
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- layer
- forming
- silicon
- oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラトランジスタを含む半導体集積回
路の形成方法に関するもので、特にバイポーラトランジ
スタの素子間分離領域の形成方法に関するものである９ ノイポーラトランジスタを含んで構成される半導体集積
回路装置においては、各トランジスタの素子間分離領域
の形成には、従来次のような工程が通例であった。すな
わち、まず第１図（荀に示すように、ｐ型基板であるシ
リコンウェハ１の主表面にコレクタの高濃度埋込み拡散
層２を形成し、しかるのち同図（崎に示すように所望の
濃度よシなるｎ型の低濃度シリコンエピタキシャル層（
低濃度不純物層）３を形成する。次に、素子間分離領域
を形成すべく、ｐ、ｎ分離では、同図（ｅ）に示すよう
に素子領域４を除く領域即ち素子間分離領域５にＢイオ
ンを拡散しｎ型低濃度エピタキシャル層３の深さ方向の
全部あるいは大部分をｐ型領域に変換するか、又は同図
（Φに示すように、酸化倫分離では、素子間分離領域に
Ｂイオンを導入してｐ型層釦を形成するとともに、素子
間分離領域の表面を酸化し゛酸化物分離領域６を形成す
る。ここでは、ｐ型層５ａを形成する代りに、エピタキ
シャル層３の深さ方向の全域を酸化物領域６とすること
も可能である。
路の形成方法に関するもので、特にバイポーラトランジ
スタの素子間分離領域の形成方法に関するものである９ ノイポーラトランジスタを含んで構成される半導体集積
回路装置においては、各トランジスタの素子間分離領域
の形成には、従来次のような工程が通例であった。すな
わち、まず第１図（荀に示すように、ｐ型基板であるシ
リコンウェハ１の主表面にコレクタの高濃度埋込み拡散
層２を形成し、しかるのち同図（崎に示すように所望の
濃度よシなるｎ型の低濃度シリコンエピタキシャル層（
低濃度不純物層）３を形成する。次に、素子間分離領域
を形成すべく、ｐ、ｎ分離では、同図（ｅ）に示すよう
に素子領域４を除く領域即ち素子間分離領域５にＢイオ
ンを拡散しｎ型低濃度エピタキシャル層３の深さ方向の
全部あるいは大部分をｐ型領域に変換するか、又は同図
（Φに示すように、酸化倫分離では、素子間分離領域に
Ｂイオンを導入してｐ型層釦を形成するとともに、素子
間分離領域の表面を酸化し゛酸化物分離領域６を形成す
る。ここでは、ｐ型層５ａを形成する代りに、エピタキ
シャル層３の深さ方向の全域を酸化物領域６とすること
も可能である。
かくして、素子間分離領域の形成が完了するが、この従
来法においては埋込み拡散層の形成にはマスクが必要で
あるうえ、さらに埋込み拡散層の形成後エピタキシャル
層を形成するという工程が不可欠である。従って、必要
なマスク枚数が多くなり工程が煩雑となり、ターンアラ
ウンド時間が長くなる。さらに埋込み層は予め決められ
た回路レイアウトバタンとなるため、エピタキシャル層
を形成したウェハは他の回路用に流用できない等の欠点
があった。
来法においては埋込み拡散層の形成にはマスクが必要で
あるうえ、さらに埋込み拡散層の形成後エピタキシャル
層を形成するという工程が不可欠である。従って、必要
なマスク枚数が多くなり工程が煩雑となり、ターンアラ
ウンド時間が長くなる。さらに埋込み層は予め決められ
た回路レイアウトバタンとなるため、エピタキシャル層
を形成したウェハは他の回路用に流用できない等の欠点
があった。
また、従来のｐ、ｎ分離では拡散のために高温での長時
間熱湯環が必要であり、また酸化物分離では高温長時部
の酸化処理が必要である。このため、埋込み拡散層の不
純物がエピタキシャル層の上方に拡散するため、エピタ
キシャル層の膜厚を一定限度以下に薄くできない。この
ことがトランジスタの高性能化の抑制要因となっている
等の問題があった。
間熱湯環が必要であり、また酸化物分離では高温長時部
の酸化処理が必要である。このため、埋込み拡散層の不
純物がエピタキシャル層の上方に拡散するため、エピタ
キシャル層の膜厚を一定限度以下に薄くできない。この
ことがトランジスタの高性能化の抑制要因となっている
等の問題があった。
本発明は、これらの欠点を除去するため、ノクイポーラ
トランジスタのコレクタを形成する高濃度層と低濃度層
をエピタキシャル層として形成し、しかるのち素子間分
離領域のエピタキシャル層を除して絶縁物によって埋込
むことによって素子間分離領域を形成するようにした半
導体集積回路の形成方法を提供するものである。
トランジスタのコレクタを形成する高濃度層と低濃度層
をエピタキシャル層として形成し、しかるのち素子間分
離領域のエピタキシャル層を除して絶縁物によって埋込
むことによって素子間分離領域を形成するようにした半
導体集積回路の形成方法を提供するものである。
以下本発明の詳細な説明する。
第２図は本発明の実施例であって、バイポーラトランジ
スタの素子間分離領域を形成する工程を示す。シリコン
ｐｍ半導体基板１（濃度１０１５〜１０１７１／−）上
に素子領域となるｎ型高濃度不純物層２ａ（濃度１０”
〜１０” １７ｄｉ 、膜厚：１〜２μｍ）とｎ型低
濃度不純物層３ａ（濃度１０１７〜１０１６１７ｄｉ
、膜厚１〜２μｍ）とよりなる２層エピタキシャル層１
０および耐酸化層としてＳｉ３Ｎ４層１１（厚さ０．１
〜０．３μｍ ）を形成する（第２図（荀）。ここで、
高濃度不純物層２ａは従来の形成方法における埋込み拡
散層（第１図（ａ）の２）に対応する。次に、２層エピ
タキシャル層１０の主面上に素子領域を形成すべく所望
のバタンを有するエツチング用マスク層７を形成する（
第２図（ｂ））。このマスク層７の材質と膜厚は、後述
のエツチング処理に対する耐性とシリコン層の析出処理
における耐熱性や析出膜厚によって決まり、本実施例で
の被エツチング深さく２〜５μｍ）と析出膜厚（１〜２
．５μｍ）を考慮して、フォトレジストＡＺ１３５０
Ｊ （１〜２．５μｍ厚）とした。シリコン層の析出処
理において耐熱性を必要とする場合には、例えば金属チ
タンあるいは金属モリブデンなどのマスク層を用いるこ
とができる。
スタの素子間分離領域を形成する工程を示す。シリコン
ｐｍ半導体基板１（濃度１０１５〜１０１７１／−）上
に素子領域となるｎ型高濃度不純物層２ａ（濃度１０”
〜１０” １７ｄｉ 、膜厚：１〜２μｍ）とｎ型低
濃度不純物層３ａ（濃度１０１７〜１０１６１７ｄｉ
、膜厚１〜２μｍ）とよりなる２層エピタキシャル層１
０および耐酸化層としてＳｉ３Ｎ４層１１（厚さ０．１
〜０．３μｍ ）を形成する（第２図（荀）。ここで、
高濃度不純物層２ａは従来の形成方法における埋込み拡
散層（第１図（ａ）の２）に対応する。次に、２層エピ
タキシャル層１０の主面上に素子領域を形成すべく所望
のバタンを有するエツチング用マスク層７を形成する（
第２図（ｂ））。このマスク層７の材質と膜厚は、後述
のエツチング処理に対する耐性とシリコン層の析出処理
における耐熱性や析出膜厚によって決まり、本実施例で
の被エツチング深さく２〜５μｍ）と析出膜厚（１〜２
．５μｍ）を考慮して、フォトレジストＡＺ１３５０
Ｊ （１〜２．５μｍ厚）とした。シリコン層の析出処
理において耐熱性を必要とする場合には、例えば金属チ
タンあるいは金属モリブデンなどのマスク層を用いるこ
とができる。
次に、耐酸化層のＳｉ３Ｎ４層１１及び２層エピタキシ
ャル層１０をエツチングにより除去することにより、分
離溝９を形成する（第２図（Ｃ））。このエツチング手
段としては、公知のウェットエツチング。
ャル層１０をエツチングにより除去することにより、分
離溝９を形成する（第２図（Ｃ））。このエツチング手
段としては、公知のウェットエツチング。
プラズマエツチングや反応性イオンエツチングが適用で
きる。
きる。
次に、こめ２層エピタキシャル層の主面上に第２図（由
に示す如く、マスク層７と分離溝９を覆うようにシリコ
ン層８，８ａをスパッタリング法によって形成する。こ
のシリコン層の膜厚は、上記の被エツチング深さく２〜
５μｍ）の略々半分の厚さく１〜２．５μｍ）が適当で
ある。スパッタリング法は、例えばＲＦスパッタリング
が適用でき、スノくツタリングのガス圧は１０〜５０ｍ
Ｔｏｒｒが好ましく、可能な範囲でシリコン層を多孔質
化するためにガス圧を高圧化することが好ましい。また
、ターゲットはシリコン単体あるいはＢ（ボロ／）を不
純物として数チ含ませてもよい。このＢイオンは、素子
分離効果を高める効果がある。この効果を確保するため
に、純シリコンを析出した場合には析出後Ｂイオンをイ
オン打込みすることも可能である０次に、マスク層７を
溶解する薬液、例えば、アセトン等を用いた溶去処理を
施せば、所謂リフトオフ法によってマスク層７上の不要
なシリコン層８ａがマスク層７と共に除去され、第２図
（ｅ）に示す如く、分離溝９はシリコン層８により略々
半分程度埋め尽される。しかるのち、Ｓｉ３Ｎ４層１１
を耐酸化マスクとしてシリコン層８を９００℃〜１１０
０℃で水蒸気雰囲気中で酸化する。シリコン層８の酸化
レートは、多孔質で高濃度Ｂを含むため、バルクシリコ
ン３ａに比較して２〜３倍大きい。このため、シリコン
層８が略々酸化された時点では、素子領域４ａの側壁の
酸化は極くわずかである。さらに、酸化によるシリコン
層８の体積膨張により、分離溝９は２酸化シリコン（Ｓ
ｉＯ’２）層によってほぼ平坦に埋め尽される（第２図
（ｆ））。ここで、シリコン層８全体を酸化する必要は
なく、中心部に非酸化領域が存在してもよい。
に示す如く、マスク層７と分離溝９を覆うようにシリコ
ン層８，８ａをスパッタリング法によって形成する。こ
のシリコン層の膜厚は、上記の被エツチング深さく２〜
５μｍ）の略々半分の厚さく１〜２．５μｍ）が適当で
ある。スパッタリング法は、例えばＲＦスパッタリング
が適用でき、スノくツタリングのガス圧は１０〜５０ｍ
Ｔｏｒｒが好ましく、可能な範囲でシリコン層を多孔質
化するためにガス圧を高圧化することが好ましい。また
、ターゲットはシリコン単体あるいはＢ（ボロ／）を不
純物として数チ含ませてもよい。このＢイオンは、素子
分離効果を高める効果がある。この効果を確保するため
に、純シリコンを析出した場合には析出後Ｂイオンをイ
オン打込みすることも可能である０次に、マスク層７を
溶解する薬液、例えば、アセトン等を用いた溶去処理を
施せば、所謂リフトオフ法によってマスク層７上の不要
なシリコン層８ａがマスク層７と共に除去され、第２図
（ｅ）に示す如く、分離溝９はシリコン層８により略々
半分程度埋め尽される。しかるのち、Ｓｉ３Ｎ４層１１
を耐酸化マスクとしてシリコン層８を９００℃〜１１０
０℃で水蒸気雰囲気中で酸化する。シリコン層８の酸化
レートは、多孔質で高濃度Ｂを含むため、バルクシリコ
ン３ａに比較して２〜３倍大きい。このため、シリコン
層８が略々酸化された時点では、素子領域４ａの側壁の
酸化は極くわずかである。さらに、酸化によるシリコン
層８の体積膨張により、分離溝９は２酸化シリコン（Ｓ
ｉＯ’２）層によってほぼ平坦に埋め尽される（第２図
（ｆ））。ここで、シリコン層８全体を酸化する必要は
なく、中心部に非酸化領域が存在してもよい。
次に、耐酸化層Ｓｉ３Ｎ４膜１１を除去することにより
（第２図ω）、素子領域４ａと素子分離領域１２が完成
し、両者の表面はほぼ平坦となる。
（第２図ω）、素子領域４ａと素子分離領域１２が完成
し、両者の表面はほぼ平坦となる。
このように形成された素子領域４ａ内に、公知のバイポ
ーラトランジスタ形成技術を用いて、第３図（ａ） （
ｂ） （ｃ）に示す如く、ペース領域１３．エミッタ領
域１４、ベースコンタクト領域１５．コレクタコン！ク
ト領域１６９層間絶縁膜１７．ペース電極１８．エミッ
タ電極１９．コレクタ電極２０を形成することにより、
バイポーラトランジスタが形成される。
ーラトランジスタ形成技術を用いて、第３図（ａ） （
ｂ） （ｃ）に示す如く、ペース領域１３．エミッタ領
域１４、ベースコンタクト領域１５．コレクタコン！ク
ト領域１６９層間絶縁膜１７．ペース電極１８．エミッ
タ電極１９．コレクタ電極２０を形成することにより、
バイポーラトランジスタが形成される。
上記バイポーラトランジスタにおいて、エミッタ領域１
４とコレクタ電極取出し用のコレクタコンタクト領域１
６および（あるいは）ベース電極取出し用のベースコン
タクト領域１５との分離領域を酸化物分離構造（ウォー
ルド・エミッタ構造）とするために、第２図（ｅ）に示
すリフトオフが完了したのち、上記領域のみの露出した
パタンの形成工程、すなわちＳｉ３Ｎ４層１１のバタニ
ング工程である第２図（ｂ）に対応する工程からリフト
オフが完了する第２図（ｅ）に対応する工程までを再度
くり返す。しかるのち、第２図（ｆ）の酸化工程に入る
ことにより、目的とするウォールド・エミッタ構造の素
子領域が形成されることは容易に理解できる。但し、こ
の時の被エツチング深さは、低濃度不純物層３ａの膜厚
より大きくならないようにすることが必要である。
４とコレクタ電極取出し用のコレクタコンタクト領域１
６および（あるいは）ベース電極取出し用のベースコン
タクト領域１５との分離領域を酸化物分離構造（ウォー
ルド・エミッタ構造）とするために、第２図（ｅ）に示
すリフトオフが完了したのち、上記領域のみの露出した
パタンの形成工程、すなわちＳｉ３Ｎ４層１１のバタニ
ング工程である第２図（ｂ）に対応する工程からリフト
オフが完了する第２図（ｅ）に対応する工程までを再度
くり返す。しかるのち、第２図（ｆ）の酸化工程に入る
ことにより、目的とするウォールド・エミッタ構造の素
子領域が形成されることは容易に理解できる。但し、こ
の時の被エツチング深さは、低濃度不純物層３ａの膜厚
より大きくならないようにすることが必要である。
本実施例では、シリコン層８，８ａの形成にＢドープシ
リコンターゲットを使用する例を示したが、この代りに
ノンドープシリコンターゲットを使用し、シリコン層８
，８ａを形成したのち（第２図（ω）、Ｂイオンをイオ
ン打ち込みすることも可能であることは明らかである。
リコンターゲットを使用する例を示したが、この代りに
ノンドープシリコンターゲットを使用し、シリコン層８
，８ａを形成したのち（第２図（ω）、Ｂイオンをイオ
ン打ち込みすることも可能であることは明らかである。
また、このシリコン層８゜８ａは熱酸化により絶縁体と
なる材料層として用いられたものであり、シリコンに限
らずアルミニウムＭを用いてアルミ＋Ａｔ２０．に変換
するようにしてもよい。
なる材料層として用いられたものであり、シリコンに限
らずアルミニウムＭを用いてアルミ＋Ａｔ２０．に変換
するようにしてもよい。
以上説明したように１本発明になる素子間分離領域の形
成工程を導入することにより、次のような利点がある。
成工程を導入することにより、次のような利点がある。
すなわち、従来の素子形成法におけるが如き埋込み拡散
層の形成工程が不必要であるため、必要なマスク枚数が
少なくなるという利点がある。
層の形成工程が不必要であるため、必要なマスク枚数が
少なくなるという利点がある。
さらに１本発明によるエピタキシャル層の形成工程では
、埋込み拡散のないウニノ・を使用するため、エピタキ
シャル層を形成したウニ・・は特定の回路レイアウトの
みに限定して使用する必要はなく、濃度と膜厚が許容さ
れれば如何なる回路レイアウトにも使用できる。上記の
理由により、バイポーラプロセスのターンアラウンド時
間が著しく短縮できるという利点がある。
、埋込み拡散のないウニノ・を使用するため、エピタキ
シャル層を形成したウニ・・は特定の回路レイアウトの
みに限定して使用する必要はなく、濃度と膜厚が許容さ
れれば如何なる回路レイアウトにも使用できる。上記の
理由により、バイポーラプロセスのターンアラウンド時
間が著しく短縮できるという利点がある。
さらにまた、従来の素子間分離工程で必要であった長時
間の高温酸化工程が比較的短時間で低温酸化となるため
、エピタキシャル層の膜厚を薄くできることからバイポ
ーラトランジスタの性能向上が図れる等の利点がある。
間の高温酸化工程が比較的短時間で低温酸化となるため
、エピタキシャル層の膜厚を薄くできることからバイポ
ーラトランジスタの性能向上が図れる等の利点がある。
第１図は従来の素子間分離領域形成の工程を示す断面図
、第２図は本発明による素子間分離領域形成の工程を示
す断面図、第３図は本発明の方法を用いて六イボーラト
ランジスタを製造する工程を示す断面図である。 １・・・ｐ型半導体基板、２・・・埋込み拡散層、２ａ
・・・高濃度不純物層（エピタキシャル層）、３．３ａ
・・・低濃度不純物層（エピタキシャル層）、４．４ａ
・・・素子領域、５．５ａ・・・ｐ、ｎ分離領域、６・
・・酸化物分離領域、７・・・マスク層、８・・・シリ
コン層（素子間分離領域）、８ａ・・・シリコン層、９
・・・分離溝、１０・・・２層エピタキシャル層、１１
・・・耐酸化層、１２・・・酸化シリコン層、１３・・
・ペース領域、１４・・・エミッタ領域、１５・・・ベ
ースコンタクト領域、１６・・・コレクタコンタクト領
域、１７・・・層間絶縁膜、１８・・・ペース電極、１
９・・・エミッタ電極、２０・・・コレクタ電極。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 冶 １ 閃 第 ２ 閃 η ２ 閃 第 ３ 閃 手続補正書（自発） 昭和５７年１月１４日 特許庁長官 島田春樹 殿 １、事件の表示 特願昭５６−１７０２０５号 ２、発明の名称 半導体集積回路の形成方法 ３、補正をする者 事件との関係 出願人 （４２２）″日本電信電話公社 ４、代理人 東京都新宿区西新宿１−２３−１ 明細書の「発明の詳細な説明」の欄 手続補正書（自発） 昭和５７年１月２５日 特許庁長官 島 １）春樹 殿 １、事件の表示 特願昭５６−１７０２０５号 ２、発明の名称 半導体集積回路の形成方法 ３、補正をする者 事件との関係 出願人 （４２２） 日本電信電話公社 ４、代理人 東京都新宿区西新宿１−２３−１ ５、補正の対象 ６、補正の内容 明細書の記載を次のように訂正する。 （１）第６頁、第９行〔好ましい。〕の次に〔スパッタ
ガスとしては、代表的にはＡｒガスを使用できる。〕を
挿入する。 （２）第９頁、第７行と第８行との間に次の説明を挿入
する。 〔上記の実施例ではスパッタガスとしてＡｒガスを使用
する例を示したが、酸素混合ガスを使用することも可能
であり、その例を示す。すなわち、流量比で０．１％〜
１０％以内の酸素混合ガスを用いることもできる。ただ
し、この場合には、反応性スパッタリングにより多結晶
Ｓｉ２代りにＳｉＯｘ （０＜ｘ ＜ ２ ）なる酸化
性シリコンが析出する（第２図（（ｌｌＬｓａ）。ここ
で、酸素含有量を調整してＸが２以下、好ましくはおお
むね１．０程度とりるように流量比を決めることが肝要
である。 上記酸化性シリコンの酸素含有量によって、第２図（ｅ
）の工程におけるシリコン層８に相当する酸化性シリコ
ンの体積膨張量が異なる。従って、酸素含有量（ロ）に
応じて、酸化性シリコン層８の堆積厚さ、醸化温度・時
間を調整する必要があることは云うまでもない。〕
、第２図は本発明による素子間分離領域形成の工程を示
す断面図、第３図は本発明の方法を用いて六イボーラト
ランジスタを製造する工程を示す断面図である。 １・・・ｐ型半導体基板、２・・・埋込み拡散層、２ａ
・・・高濃度不純物層（エピタキシャル層）、３．３ａ
・・・低濃度不純物層（エピタキシャル層）、４．４ａ
・・・素子領域、５．５ａ・・・ｐ、ｎ分離領域、６・
・・酸化物分離領域、７・・・マスク層、８・・・シリ
コン層（素子間分離領域）、８ａ・・・シリコン層、９
・・・分離溝、１０・・・２層エピタキシャル層、１１
・・・耐酸化層、１２・・・酸化シリコン層、１３・・
・ペース領域、１４・・・エミッタ領域、１５・・・ベ
ースコンタクト領域、１６・・・コレクタコンタクト領
域、１７・・・層間絶縁膜、１８・・・ペース電極、１
９・・・エミッタ電極、２０・・・コレクタ電極。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 冶 １ 閃 第 ２ 閃 η ２ 閃 第 ３ 閃 手続補正書（自発） 昭和５７年１月１４日 特許庁長官 島田春樹 殿 １、事件の表示 特願昭５６−１７０２０５号 ２、発明の名称 半導体集積回路の形成方法 ３、補正をする者 事件との関係 出願人 （４２２）″日本電信電話公社 ４、代理人 東京都新宿区西新宿１−２３−１ 明細書の「発明の詳細な説明」の欄 手続補正書（自発） 昭和５７年１月２５日 特許庁長官 島 １）春樹 殿 １、事件の表示 特願昭５６−１７０２０５号 ２、発明の名称 半導体集積回路の形成方法 ３、補正をする者 事件との関係 出願人 （４２２） 日本電信電話公社 ４、代理人 東京都新宿区西新宿１−２３−１ ５、補正の対象 ６、補正の内容 明細書の記載を次のように訂正する。 （１）第６頁、第９行〔好ましい。〕の次に〔スパッタ
ガスとしては、代表的にはＡｒガスを使用できる。〕を
挿入する。 （２）第９頁、第７行と第８行との間に次の説明を挿入
する。 〔上記の実施例ではスパッタガスとしてＡｒガスを使用
する例を示したが、酸素混合ガスを使用することも可能
であり、その例を示す。すなわち、流量比で０．１％〜
１０％以内の酸素混合ガスを用いることもできる。ただ
し、この場合には、反応性スパッタリングにより多結晶
Ｓｉ２代りにＳｉＯｘ （０＜ｘ ＜ ２ ）なる酸化
性シリコンが析出する（第２図（（ｌｌＬｓａ）。ここ
で、酸素含有量を調整してＸが２以下、好ましくはおお
むね１．０程度とりるように流量比を決めることが肝要
である。 上記酸化性シリコンの酸素含有量によって、第２図（ｅ
）の工程におけるシリコン層８に相当する酸化性シリコ
ンの体積膨張量が異なる。従って、酸素含有量（ロ）に
応じて、酸化性シリコン層８の堆積厚さ、醸化温度・時
間を調整する必要があることは云うまでもない。〕
Claims (1)
- 半導体基板上に該半導体基板の極性と逆の極性を有する
高濃度不純物層と低濃度不純物層とよりなる２層エピタ
キシャル層を形成する工程と、前記２層エビタキシャに
層上に耐酸化層を形成する工程と、前記耐酸化層の上に
所望のバタンよりなるマスク層を形成する工程と、前記
マスク層のパタンに相応して前記耐酸化層及び前記２層
エピタキシャル層を長側して分離溝を形成する工程と、
前記マスク層と分離溝とを覆って熱酸化により絶縁体と
なる材料層を形成する工程と、前記マスク層を除去して
不要の前記材料層をり７トオフする工程と、前記耐酸化
層を耐酸化マスクとして前記材料層の一部あるいは全部
を酸化する工程とを含むことを特徴とする半導体集積回
路の形一方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020581A JPS5871640A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020581A JPS5871640A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5871640A true JPS5871640A (ja) | 1983-04-28 |
Family
ID=15900607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17020581A Pending JPS5871640A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871640A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147878A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS525287A (en) * | 1975-06-30 | 1977-01-14 | Ibm | Ic device and method of producing same |
-
1981
- 1981-10-26 JP JP17020581A patent/JPS5871640A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147878A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS525287A (en) * | 1975-06-30 | 1977-01-14 | Ibm | Ic device and method of producing same |
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