JPS5868960A - 導電層の生成方法 - Google Patents
導電層の生成方法Info
- Publication number
- JPS5868960A JPS5868960A JP57170784A JP17078482A JPS5868960A JP S5868960 A JPS5868960 A JP S5868960A JP 57170784 A JP57170784 A JP 57170784A JP 17078482 A JP17078482 A JP 17078482A JP S5868960 A JPS5868960 A JP S5868960A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- ion implantation
- layer
- silicon
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- -1 silicon ions Chemical class 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 claims description 4
- 239000004327 boric acid Substances 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- BYFGZMCJNACEKR-UHFFFAOYSA-N aluminium(i) oxide Chemical compound [Al]O[Al] BYFGZMCJNACEKR-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009422 external insulation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁層の上部または内部に導電層を生成する
ための方法に関する。
ための方法に関する。
絶縁層の上部または内部に導電層を生成することは、種
々の電気構成素子の製造の場合に極めて重要である。例
えば集積回路のような半導体デバイスにおいて、金属導
体または導体路の間に高低ある。
々の電気構成素子の製造の場合に極めて重要である。例
えば集積回路のような半導体デバイスにおいて、金属導
体または導体路の間に高低ある。
さらに、絶縁した表面パシベーシヨ〉の上に導電層を設
けることによって１表面へのイオン性汚染に対する連破
作用が得られ、これによって例えハフレーナ半導体デバ
イスの良好なパシベーションが得られる。
けることによって１表面へのイオン性汚染に対する連破
作用が得られ、これによって例えハフレーナ半導体デバ
イスの良好なパシベーションが得られる。
また、絶縁層の上に導電層を設けた場合には、導電層の
異る位置に異る電位を与えることによって、特に極めて
平らに拡散されたブレーナ半導体装置の絶縁破壊電圧を
大きくすることができる。
異る位置に異る電位を与えることによって、特に極めて
平らに拡散されたブレーナ半導体装置の絶縁破壊電圧を
大きくすることができる。
絶縁層の上の導電層は、ドイツ連邦共和国特許出願公開
＠２９４４９３７号明細書により、絶縁層で覆われた半
導体上面をさらに半絶縁フィルムによって例えば無定形
シリコンフィルムをつくって覆うことによって半導体デ
バイス上に形成される。
＠２９４４９３７号明細書により、絶縁層で覆われた半
導体上面をさらに半絶縁フィルムによって例えば無定形
シリコンフィルムをつくって覆うことによって半導体デ
バイス上に形成される。
絶縁フィルムの上に導電フィルムを設けることは、前記
のように特に半導体分野における特殊な使用に際して特
に重要である。半導体デバイスにおいて、これに適した
方法を選ぶ場合には、一般に藁い温度ステップは半導体
デバイスの本来の性質を低減させるため、できるだけ避
けるよう注意する１４要がある、特に、絶縁層に抵抗を
設けることに関しては、一定の導電度をもった抵抗が形
成されることが重要である。適切な方法を選択する場合
には、適切でしかも容易に利用可能なマスキング法の同
時の存在に注意することが重要である。最後に、半導体
デバイスの製造に際して、パシベーション処理を製造工
程の終りに行なうことができ、作るべき導電層が周囲の
影響に対して保護されるように設けられることが重要で
ある。
のように特に半導体分野における特殊な使用に際して特
に重要である。半導体デバイスにおいて、これに適した
方法を選ぶ場合には、一般に藁い温度ステップは半導体
デバイスの本来の性質を低減させるため、できるだけ避
けるよう注意する１４要がある、特に、絶縁層に抵抗を
設けることに関しては、一定の導電度をもった抵抗が形
成されることが重要である。適切な方法を選択する場合
には、適切でしかも容易に利用可能なマスキング法の同
時の存在に注意することが重要である。最後に、半導体
デバイスの製造に際して、パシベーション処理を製造工
程の終りに行なうことができ、作るべき導電層が周囲の
影響に対して保護されるように設けられることが重要で
ある。
従って本発明の目的は、高い温度ステップが回避され、
導電度のドーピングが調整され、容易で問題点のないマ
スキングが保証され、半導体製造工［？の終りにイテン
ようことができ、しかも形成された導電層が周囲の影響
から保護されるよう保証された絶縁層の上部または内部
における導′ｒニ層の生成方法を提供することにある。
導電度のドーピングが調整され、容易で問題点のないマ
スキングが保証され、半導体製造工［？の終りにイテン
ようことができ、しかも形成された導電層が周囲の影響
から保護されるよう保証された絶縁層の上部または内部
における導′ｒニ層の生成方法を提供することにある。
この目的は、冒頭に記載した種類の方法において、既に
存在する絶縁層の少くとも・一部分の導電度をイオン注
入によって高くすることによって達成される。
存在する絶縁層の少くとも・一部分の導電度をイオン注
入によって高くすることによって達成される。
イオン注入を利用することによって温度ステップは好適
な方法で省略することができる。さらに、注入するイオ
ンの量は容易に調整できるため、イオンを注入された層
に所定の導電度を好適に形成することができる。イオン
を注入してはならない半導体表面は、フォトラックマス
クによって容易に覆うことができ、これは技術的に簡単
な方法が保証される。イオン注入は半導体製造工程の終
りに行なうことができ、これによって製造工程の好適な
経過が４えられる。注入に使用されるイオンのエネルギ
ーによって、絶縁層の種々の深さに導電層をつくること
ができ、その場合、絶縁層の内部の導電層は外界の影響
に対して同時に保護される。
な方法で省略することができる。さらに、注入するイオ
ンの量は容易に調整できるため、イオンを注入された層
に所定の導電度を好適に形成することができる。イオン
を注入してはならない半導体表面は、フォトラックマス
クによって容易に覆うことができ、これは技術的に簡単
な方法が保証される。イオン注入は半導体製造工程の終
りに行なうことができ、これによって製造工程の好適な
経過が４えられる。注入に使用されるイオンのエネルギ
ーによって、絶縁層の種々の深さに導電層をつくること
ができ、その場合、絶縁層の内部の導電層は外界の影響
に対して同時に保護される。
本発明による方法によって、例えば金属導体ま・ｉは導
体路の間にき°ｂめて高い抵抗を場所をとらずに容易に
形成することができ、これは例えば回路の製造に際して
きわめて重要である。
体路の間にき°ｂめて高い抵抗を場所をとらずに容易に
形成することができ、これは例えば回路の製造に際して
きわめて重要である。
他ｈ（＝おいて本発明方法は、特にきわめて平ら（：拡
散されたブレーナ半導体装置にセいて絶縁破壊重圧な高
くするのに利用することができる。この場合１例えばド
イツ連邦共和国特許出１頭公開第”、 ９ ａ ４９３
７号明細書に記載の絶縁層の土に析出されたシリコン層
と同様に、絶縁層にイオン注入された導電層を設けるこ
とができる。イオン注入層の導電度はイオン注入量によ
って調整することができ、しかもそのような導電層は絶
縁層の内部に埋設される結果さらにバンベーション化す
る必要がないため、本発明方法は前記目的（二対して簡
単でかつ有効である。
散されたブレーナ半導体装置にセいて絶縁破壊重圧な高
くするのに利用することができる。この場合１例えばド
イツ連邦共和国特許出１頭公開第”、 ９ ａ ４９３
７号明細書に記載の絶縁層の土に析出されたシリコン層
と同様に、絶縁層にイオン注入された導電層を設けるこ
とができる。イオン注入層の導電度はイオン注入量によ
って調整することができ、しかもそのような導電層は絶
縁層の内部に埋設される結果さらにバンベーション化す
る必要がないため、本発明方法は前記目的（二対して簡
単でかつ有効である。
さらに絶縁層の中に本発明によってつくられた導゛市桶
は、その下の層に対して表面のイオン汚染を遮蔽する作
用が導電層によって得られるため。
は、その下の層に対して表面のイオン汚染を遮蔽する作
用が導電層によって得られるため。
表面をパンベーション化する作用を行なう。
イオンによってイオン注入を行なうことも本発明の枠内
に入る。
に入る。
また、イオン注入量を１・１０ｃｍ ないし１ｅ ｌ
ＯｔｓＣｍ−ｔ 、特に１ ・１０１７ｃｍ−”とし
、ｚｏｋｅＶないしａｏｏｋｅＶ 、特に３０ｋｅＶ
の加速電圧でイオン注入を行なうことが好ましい。
ＯｔｓＣｍ−ｔ 、特に１ ・１０１７ｃｍ−”とし
、ｚｏｋｅＶないしａｏｏｋｅＶ 、特に３０ｋｅＶ
の加速電圧でイオン注入を行なうことが好ましい。
さらに、絶縁層として次記の材料、酸化アルミニウム（
Ａｌ、０３１、二酸化シリコン（Ｓｉｎ２）、氷状リン
酸（Ｓｉ０２・Ｐ２Ｏ，ｌ 、氷状ホウ酸ｔｓｉｏｔ・
Ｂ、０３）特に窒化シリコン（Ｓｉ、Ｎ、ｌの少くとも
１つからなる層を使用Ｔることが好ましい。
Ａｌ、０３１、二酸化シリコン（Ｓｉｎ２）、氷状リン
酸（Ｓｉ０２・Ｐ２Ｏ，ｌ 、氷状ホウ酸ｔｓｉｏｔ・
Ｂ、０３）特に窒化シリコン（Ｓｉ、Ｎ、ｌの少くとも
１つからなる層を使用Ｔることが好ましい。
さらに、上部絶縁層の層の厚さを３００Ｘないし３００
０Ｘ １特にゴｉ”＋００Ｘ とし、絶縁層にイオンを
注入する場合に外部の絶縁層表面１４の下方ＯＸないし
３０００λ特に２Ｃ）０λの距離にＳｉ濃度の最大値が
あるようにすることが好ましい。
０Ｘ １特にゴｉ”＋００Ｘ とし、絶縁層にイオンを
注入する場合に外部の絶縁層表面１４の下方ＯＸないし
３０００λ特に２Ｃ）０λの距離にＳｉ濃度の最大値が
あるようにすることが好ましい。
また最後に、イオン注入に続いてナンバ処理を行ない、
温度処理を窒素または水素の雰囲気で行ない、ナンバ処
理において温度を２３０℃ないし６５０℃特に３２０℃
ないし４２０℃とし、ナンバ処理期間を少くとも３０分
とすることが好ましい。
温度処理を窒素または水素の雰囲気で行ない、ナンバ処
理において温度を２３０℃ないし６５０℃特に３２０℃
ないし４２０℃とし、ナンバ処理期間を少くとも３０分
とすることが好ましい。
以下、実施例および図面によって本発明をさらに詳到に
説明する。
説明する。
第１図）！、ンリコン、ゲルマニウム（Ｇｅ ） 。
砒化ガリウム（ＧａＡＳ）のような特に半導体材料から
なる基板１を示し、この基板は例えばｓｉｏ。
なる基板１を示し、この基板は例えばｓｉｏ。
からなる第１絶縁層２で覆われている。その土ζ二は、
例えば酸化アルミニウム＋Ａｌ２Ｏ，） 、氷状リン酸
（ＳｉＯ□・Ｐ２Ｏ，） 、氷状ホウ酸（ＳｉＯ２゜Ｂ
２（１，）または窒化シリコン（Ｓｉ３Ｎ、）からなる
７１３２絶縁層６が析出されている。
例えば酸化アルミニウム＋Ａｌ２Ｏ，） 、氷状リン酸
（ＳｉＯ□・Ｐ２Ｏ，） 、氷状ホウ酸（ＳｉＯ２゜Ｂ
２（１，）または窒化シリコン（Ｓｉ３Ｎ、）からなる
７１３２絶縁層６が析出されている。
層６にイオン注入をするために、金嘱イオンまたは半導
体イオン特にシリコンイオンが使用される。
体イオン特にシリコンイオンが使用される。
１−６は、線１２と線１３との間の領域に、イオン注入
によって作用する導電性を備えている。注入イオンの拡
散深さは、絶縁＠６の表面１４から矢印Ｘの方向に測定
される。
によって作用する導電性を備えている。注入イオンの拡
散深さは、絶縁＠６の表面１４から矢印Ｘの方向に測定
される。
例えば１００ＯＸの厚さの第１図に示す窒化シリコン層
６の中に平均深さが２００Ｘで最大密度が約５・１０２
２原子／ｃｍ”のシリコン層を形成するには、イオン量
が１・ＩＱｃＩＩ で粒子加速電圧を３０ｋｅＶ
としてシリコンイオンが注入される。
６の中に平均深さが２００Ｘで最大密度が約５・１０２
２原子／ｃｍ”のシリコン層を形成するには、イオン量
が１・ＩＱｃＩＩ で粒子加速電圧を３０ｋｅＶ
としてシリコンイオンが注入される。
低い粒子加速電圧を使用することによって、ドーピング
ピークを殆んど上面１４に転位させることができる。さ
らに高い粒子加速電圧はドーピングピークを層６の内部
にさらに深く転位する。
ピークを殆んど上面１４に転位させることができる。さ
らに高い粒子加速電圧はドーピングピークを層６の内部
にさらに深く転位する。
第２図には、窒化シリコン層の中への拡散深さＸに対す
る窒化シリコン層内のシリコンイオンの分布を示してい
る。最大の注入イオン密度は表面１４ （第１図］から
２００λ下にある。第１図において線１２および１３に
よって区画さ＋Ｌ７と導・３性領域は、第２図では線１
２’および１３’ で示されている。この領域のシリ
コン密度は！１−１０”１１：ｔＬ／” ３である。導
゛准性領域は、表面１４の下方１０（ＩＡないし３５９
Ａの深さにある。特に３２０℃の温度で特に３０分間の
続いて行われるテンパリングによって、本発明により製
造さ）ｔたｉオン注入層の比抵抗は、再結晶が行われる
ため、係数１０だけ高くなる。ここに示された実施例で
は、本発明によって製造されたイオン注入の絶縁層の抵
抗値として〕０７０・Ｃｒｎの値となる。本発明によっ
てつくられたイオン注入の絶縁層の電流のｌｒｌ＋れは
、丁べての電圧範囲においてオーム特性を示している。
る窒化シリコン層内のシリコンイオンの分布を示してい
る。最大の注入イオン密度は表面１４ （第１図］から
２００λ下にある。第１図において線１２および１３に
よって区画さ＋Ｌ７と導・３性領域は、第２図では線１
２’および１３’ で示されている。この領域のシリ
コン密度は！１−１０”１１：ｔＬ／” ３である。導
゛准性領域は、表面１４の下方１０（ＩＡないし３５９
Ａの深さにある。特に３２０℃の温度で特に３０分間の
続いて行われるテンパリングによって、本発明により製
造さ）ｔたｉオン注入層の比抵抗は、再結晶が行われる
ため、係数１０だけ高くなる。ここに示された実施例で
は、本発明によって製造されたイオン注入の絶縁層の抵
抗値として〕０７０・Ｃｒｎの値となる。本発明によっ
てつくられたイオン注入の絶縁層の電流のｌｒｌ＋れは
、丁べての電圧範囲においてオーム特性を示している。
第３図は、ｐｎ接合の絶縁破壊電圧を高くするための第
２絶縁層６４二おける本発明方法によってイオンを注入
されたＳｉ層を備えた半導体デバイスの一部分の断面を
示している。例えば半導体材料、特にシリコンからなる
基板１の上には１例えばｎ杉のシリコン層１１があり、
この層にはｐ形の領域３およびｎ 形の領域１０が設け
られている。を脅１１の表面８には、第１絶縁層２およ
びそ層６は、例えば酸化アルミニウム（Ａｌ□Ｏ１）、
氷状リン酸Ｉ Ｓ ｉ Ｑ、・Ｐ、 ０． ） 、氷状
ホウ酸（ＳｉＯ２・Ｂ２０．）または特に窒化シリコン
（Ｓｉ、Ｎ、）からなっているが、第１絶縁層２は二酸
化シリコン（Ｓｉｎ、）からなっている。ｐ影領域３と
１１ 形領ｂ１１０と？接読するため、半導体表面８
に上−ご達する窓孔が光学技術によって両絶縁層に設け
られている。続いて行われる接触材料例えばアルミニウ
ムの析出、および特殊な接触パターンを形成するための
光学技術によって接触５および９が形成されるが、一方
第２絶縁層６は碩琥２０においては接触材料はない。例
えばシリコンにより、また例えば＠２図に示したパラメ
ータによって続いて行われる全面のイオン注入によって
、第２絶縁層６の領域２０に導電層がつくられ、この層
は３２０℃で３０分間のテンパリングによって約１０？
○・ｃｍの抵抗をもっている。この層によって接ｒＩ！
Ａ５および９は高オームの抵抗で接続されている。接触
５および接触９が異る電位にある場合。
２絶縁層６４二おける本発明方法によってイオンを注入
されたＳｉ層を備えた半導体デバイスの一部分の断面を
示している。例えば半導体材料、特にシリコンからなる
基板１の上には１例えばｎ杉のシリコン層１１があり、
この層にはｐ形の領域３およびｎ 形の領域１０が設け
られている。を脅１１の表面８には、第１絶縁層２およ
びそ層６は、例えば酸化アルミニウム（Ａｌ□Ｏ１）、
氷状リン酸Ｉ Ｓ ｉ Ｑ、・Ｐ、 ０． ） 、氷状
ホウ酸（ＳｉＯ２・Ｂ２０．）または特に窒化シリコン
（Ｓｉ、Ｎ、）からなっているが、第１絶縁層２は二酸
化シリコン（Ｓｉｎ、）からなっている。ｐ影領域３と
１１ 形領ｂ１１０と？接読するため、半導体表面８
に上−ご達する窓孔が光学技術によって両絶縁層に設け
られている。続いて行われる接触材料例えばアルミニウ
ムの析出、および特殊な接触パターンを形成するための
光学技術によって接触５および９が形成されるが、一方
第２絶縁層６は碩琥２０においては接触材料はない。例
えばシリコンにより、また例えば＠２図に示したパラメ
ータによって続いて行われる全面のイオン注入によって
、第２絶縁層６の領域２０に導電層がつくられ、この層
は３２０℃で３０分間のテンパリングによって約１０？
○・ｃｍの抵抗をもっている。この層によって接ｒＩ！
Ａ５および９は高オームの抵抗で接続されている。接触
５および接触９が異る電位にある場合。
・′Ａ１えば接触５がトランジスタのベース端子で接触
９がチャネルストッパ用の端子である場合には、ｎ形シ
リコン層１１の内部の空間電荷領域は、きわめて大きな
曲率半径で描かれた破線１６で示す・侍！Ｉ口二′なり
、その結果本発明方法によって製造された半導体デバイ
スは大きな絶縁破壊電圧をもつようになる。
９がチャネルストッパ用の端子である場合には、ｎ形シ
リコン層１１の内部の空間電荷領域は、きわめて大きな
曲率半径で描かれた破線１６で示す・侍！Ｉ口二′なり
、その結果本発明方法によって製造された半導体デバイ
スは大きな絶縁破壊電圧をもつようになる。
第４図は、例えば集積回路の特殊な端子に嘱する例えば
アルミニウムからなる接触区域１８を備えた半導体チッ
プ１７の一部分を平面図で示している。接触区域１日の
間には、高オーム抵抗（例えば減衰抵抗）としてのイオ
ン注入したンリコン領域が絶縁層ｆ＄６の中に埋め込ま
れている。このような高オーム抵抗を設けるため、高オ
ーム抵抗を設ける必要のある領域と、接触区域１日の端
子領域とを除いて、全半導体表面がフォトラックマスク
１９で覆われる。その後に半導体チップの全表面のイオ
ン注入が１例えばシリコンイオンおよび例えば第２図で
示したパラメータによつ−０行なうことができる。
アルミニウムからなる接触区域１８を備えた半導体チッ
プ１７の一部分を平面図で示している。接触区域１日の
間には、高オーム抵抗（例えば減衰抵抗）としてのイオ
ン注入したンリコン領域が絶縁層ｆ＄６の中に埋め込ま
れている。このような高オーム抵抗を設けるため、高オ
ーム抵抗を設ける必要のある領域と、接触区域１日の端
子領域とを除いて、全半導体表面がフォトラックマスク
１９で覆われる。その後に半導体チップの全表面のイオ
ン注入が１例えばシリコンイオンおよび例えば第２図で
示したパラメータによつ−０行なうことができる。
本発明は提示された実施例および提示された材料、ドー
ピングに限定するものではない。
ピングに限定するものではない。
４・、 図面の簡単な説明
第１図は本発明方法によってつくられた導電層の一実施
例を示す断面図％第２図は本発明方法において行われる
イオン注入の深さとイオン密度との関係を示す線図、第
３図は本発明方法によってつくられた導電層の別の実施
例を示す断面図。
例を示す断面図％第２図は本発明方法において行われる
イオン注入の深さとイオン密度との関係を示す線図、第
３図は本発明方法によってつくられた導電層の別の実施
例を示す断面図。
７ＰＪ４図は本発明方法（二よってつくられた半導体チ
ップの一部分を示す平面図である。
ップの一部分を示す平面図である。
１・・・基板、 ２・・・第１絶縁層、 ３・・・ｐ形
須切、 ５・・・接触、 ６・・・＠２絶縁層。
須切、 ５・・・接触、 ６・・・＠２絶縁層。
８・・・半導体表面、 ９・・・接触、 １０・・・
ｎ＋形碩卯、 １１・・・シリコン層、 １７・・・
半導体チップ、 １８・・・接触区域、 １９・・
・ フォトランクマスク。
ｎ＋形碩卯、 １１・・・シリコン層、 １７・・・
半導体チップ、 １８・・・接触区域、 １９・・
・ フォトランクマスク。
ＦＩＧＩ
ｘ［八１
ＩＧ３
ＩＧ４
Claims (1)
- 【特許請求の範囲】 １）絶縁層の少くとも一部分の導電度をイオン注入によ
って高くすることを特徴とする絶縁層の上部または内部
における導電（―の生成方法。 ２） 金属イオンまたは半導体イオンによってイオン注
入を行なうことを特徴とする特許請求の範囲第１項記載
の方法。 ３） ケイ素イオンによってイオン注入を行なうことを
特徴とする特許請求の範囲第１項または第２項記載の方
法。 ４） イオン注入量を１・１０ｃＴｎ ないし１・ｘ
ｏ１８ｃｍ−” 、特に１−１０” ｃｍ−”とす
ることを特徴とする特許請求の範囲第１項ないし＠３項
のいずれかに記載の方法。 ５） ２ Ｑ ｋｅＶ ないし３ｏ０ｋｅＶ、特に３
０ｋｅＶの加速成田でイオン注入を行なうことを特徴と
する特許請求の範囲第１項ないし第４項のいずれかに記
載の方法。 ６〕 絶縁層として次の材料、酸化アルミニウムＣＡｔ
宜０３）、二酸化シリコン（Ｓｉｎ、）、氷状リン酸（
Ｓｉ０１ 、ＰｔＯｓ ） 、氷状ホウ酸（Ｓｉｎ、
、Ｂ、０．） 、特に窒化シリコン（Ｓｉ、Ｎ４）の少
くとも１つからなる層を使用することを特徴とする特許
請求の範囲第１項ないし第５項のいずれかに記載の方法
。 γノ 絶縁層の層の厚さを３０ＯＡないし３０ＱＯ＾、
特に１０００．にとすることを特徴とする特許請求の範
囲第１項ないし＄６項のいずれかに記載の方法。 ８） 絶縁層のイオン注入において、注入量最大値が、
外側の絶縁層表面の下方ＯＡないし３０００Ｘ、特に２
００Ｘの距離にあることを特徴とする特許請求の範囲＠
１項ないし第１項のいずれかに記載の方法。 ９】 イオン注入に続いてナンバ処理を行なうことを特
徴とする特許請求の範囲第１項ないし第８項のいずれか
に記載の方法。 １０〕 ナンバ処理は窒素または水素雰囲気の中で行
なうことを特徴とする特許請求の範囲第９項記載の方法
。 １１） ナンバ処理において、２３０℃ないし６５０
℃特に３２０℃ないし４２０℃の温度が用いられること
を特徴とする特許請求の範囲第９項または＠１０項記載
の方法。 １２） ナンバ処理の期間を少くとも３０分とするこ
とを特徴とする特許請求の範囲第９項ないし第１１項の
いずれかに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31389600 | 1981-09-30 | ||
| DE19813138960 DE3138960A1 (de) | 1981-09-30 | 1981-09-30 | Verfahren zur erzeugung elektrisch leitender schichten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868960A true JPS5868960A (ja) | 1983-04-25 |
Family
ID=6143086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170784A Pending JPS5868960A (ja) | 1981-09-30 | 1982-09-29 | 導電層の生成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4466839A (ja) |
| EP (1) | EP0075874B1 (ja) |
| JP (1) | JPS5868960A (ja) |
| AT (1) | ATE31592T1 (ja) |
| DE (2) | DE3138960A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323328A (ja) * | 1985-12-02 | 1988-01-30 | Texas Instr Japan Ltd | 酸化シリコン膜の製造方法 |
| JPH027022A (ja) * | 1988-03-02 | 1990-01-11 | Raytheon Co | 液晶セル窓 |
| WO1990007254A1 (en) * | 1988-12-16 | 1990-06-28 | Kabushiki Kaisha Komatsu Seisakusho | Thin-film electroluminescent element and method of manufacturing the same |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935425A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| FR2555364B1 (fr) * | 1983-11-18 | 1990-02-02 | Hitachi Ltd | Procede de fabrication de connexions d'un dispositif a circuits integres a semi-conducteurs comportant en particulier un mitset |
| US4571348A (en) * | 1984-08-08 | 1986-02-18 | General Motors Corporation | Reducing hydrogen content of vacuum deposited films |
| US4679308A (en) * | 1984-12-14 | 1987-07-14 | Honeywell Inc. | Process for controlling mobile ion contamination in semiconductor devices |
| US4592129A (en) * | 1985-04-01 | 1986-06-03 | Motorola, Inc. | Method of making an integral, multiple layer antireflection coating by hydrogen ion implantation |
| US4634473A (en) * | 1985-09-09 | 1987-01-06 | Rca Corporation | Method for fabricating a radiation hardened oxide having structural damage |
| US4732867A (en) * | 1986-11-03 | 1988-03-22 | General Electric Company | Method of forming alignment marks in sapphire |
| US4827324A (en) * | 1986-11-06 | 1989-05-02 | Siliconix Incorporated | Implantation of ions into an insulating layer to increase planar pn junction breakdown voltage |
| JPS63136668A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US4843034A (en) * | 1987-06-12 | 1989-06-27 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| KR900008868B1 (ko) * | 1987-09-30 | 1990-12-11 | 삼성전자 주식회사 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
| US4874947A (en) * | 1988-02-26 | 1989-10-17 | Micrion Corporation | Focused ion beam imaging and process control |
| US4957771A (en) * | 1989-07-21 | 1990-09-18 | The United States Of America As Represented By The Secretary Of The Air Force | Ion bombardment of insulator surfaces |
| US5250455A (en) * | 1990-04-10 | 1993-10-05 | Matsushita Electric Industrial Co., Ltd. | Method of making a nonvolatile semiconductor memory device by implanting into the gate insulating film |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5418174A (en) * | 1992-06-26 | 1995-05-23 | Sgs-Thomson Microelectronics, Inc. | Method of forming radiation hard integrated circuits |
| US5659450A (en) * | 1993-12-27 | 1997-08-19 | Nec Corporation | Thin film recording head having enhanced electrical insulative properties |
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
| US5763017A (en) * | 1996-10-28 | 1998-06-09 | Toyo Technologies Inc. | Method for producing micro-bubble-textured material |
| GB2342776B (en) * | 1998-07-06 | 2000-12-20 | United Microelectronics Corp | Method of fabricating resistors in integrated circuits |
| TW409419B (en) | 1998-07-06 | 2000-10-21 | United Microelectronics Corp | Manufacture method of integrated circuit resistor |
| JP3533950B2 (ja) * | 1998-08-07 | 2004-06-07 | トヨタ自動車株式会社 | 非線形光学シリカ薄膜の製造方法及び非線形光学シリカ素子 |
| US6140198A (en) * | 1998-11-06 | 2000-10-31 | United Microelectronics Corp. | Method of fabricating load resistor |
| DE102005023361A1 (de) * | 2005-05-20 | 2006-11-23 | Robert Bosch Gmbh | Feldeffekttransistor |
| DE102006041004B4 (de) | 2006-08-31 | 2017-12-21 | Advanced Micro Devices, Inc. | Technik zum Reduzieren plasmainduzierter Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 | ||
| JPS49110279A (ja) * | 1973-02-20 | 1974-10-21 | ||
| JPS5642366A (en) * | 1979-09-13 | 1981-04-20 | Sony Corp | Manufacture of semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3328210A (en) * | 1964-10-26 | 1967-06-27 | North American Aviation Inc | Method of treating semiconductor device by ionic bombardment |
| BE788894A (fr) * | 1971-09-17 | 1973-01-02 | Siemens Ag | Couche electriquement conductrice sur base de forte resistivite, procede de fabrication et application d'une telle couchecomme resistance electrique |
| US3799813A (en) * | 1971-12-09 | 1974-03-26 | Nasa | Radiation hardening of mos devices by boron |
| US3922708A (en) * | 1974-03-04 | 1975-11-25 | Ibm | Method of producing high value ion implanted resistors |
| IT1039154B (it) * | 1974-08-12 | 1979-12-10 | Ibm | Miglioramento a processi di fabricazione di dispositivi impieganti semiconduttori particolarmente strutture mos |
| JPS5522027B2 (ja) * | 1974-11-22 | 1980-06-13 | ||
| JPS51123562A (en) * | 1975-04-21 | 1976-10-28 | Sony Corp | Production method of semiconductor device |
| US4001049A (en) * | 1975-06-11 | 1977-01-04 | International Business Machines Corporation | Method for improving dielectric breakdown strength of insulating-glassy-material layer of a device including ion implantation therein |
| JPS5927110B2 (ja) * | 1975-08-22 | 1984-07-03 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US4047974A (en) * | 1975-12-30 | 1977-09-13 | Hughes Aircraft Company | Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states |
| GB1596184A (en) * | 1976-11-27 | 1981-08-19 | Fujitsu Ltd | Method of manufacturing semiconductor devices |
| US4197144A (en) * | 1978-09-21 | 1980-04-08 | General Electric Company | Method for improving writing of information in memory targets |
| JPS5839376B2 (ja) * | 1978-10-30 | 1983-08-30 | 富士通株式会社 | イオン注入法 |
| US4395547A (en) * | 1982-02-10 | 1983-07-26 | American Cyanamid Co. | Process for preparing 1-substituted-6-n-propyl-8-methylimidazo[1,5-d]-as-triazin-4(3H)-ones |
-
1981
- 1981-09-30 DE DE19813138960 patent/DE3138960A1/de not_active Withdrawn
-
1982
- 1982-09-17 US US06/419,594 patent/US4466839A/en not_active Expired - Fee Related
- 1982-09-23 EP EP82108814A patent/EP0075874B1/de not_active Expired
- 1982-09-23 AT AT82108814T patent/ATE31592T1/de active
- 1982-09-23 DE DE8282108814T patent/DE3277889D1/de not_active Expired
- 1982-09-29 JP JP57170784A patent/JPS5868960A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 | ||
| JPS49110279A (ja) * | 1973-02-20 | 1974-10-21 | ||
| JPS5642366A (en) * | 1979-09-13 | 1981-04-20 | Sony Corp | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323328A (ja) * | 1985-12-02 | 1988-01-30 | Texas Instr Japan Ltd | 酸化シリコン膜の製造方法 |
| JPH027022A (ja) * | 1988-03-02 | 1990-01-11 | Raytheon Co | 液晶セル窓 |
| JP2744050B2 (ja) * | 1988-03-02 | 1998-04-28 | レイセオン・カンパニー | 液晶セル窓 |
| WO1990007254A1 (en) * | 1988-12-16 | 1990-06-28 | Kabushiki Kaisha Komatsu Seisakusho | Thin-film electroluminescent element and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE31592T1 (de) | 1988-01-15 |
| DE3277889D1 (en) | 1988-02-04 |
| EP0075874A3 (en) | 1984-05-09 |
| EP0075874A2 (de) | 1983-04-06 |
| US4466839A (en) | 1984-08-21 |
| DE3138960A1 (de) | 1983-04-14 |
| EP0075874B1 (de) | 1987-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5868960A (ja) | 導電層の生成方法 | |
| TW501203B (en) | Schottky diode having increased active surface area with improved reverse bias characteristics and method of fabrication | |
| US4084986A (en) | Method of manufacturing a semi-insulating silicon layer | |
| KR0174629B1 (ko) | 향상된 트렌치 절연형 fet 디바이스 및 그 제조방법 | |
| US4172260A (en) | Insulated gate field effect transistor with source field shield extending over multiple region channel | |
| US5514604A (en) | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making | |
| US5672889A (en) | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making | |
| US3387358A (en) | Method of fabricating semiconductor device | |
| US4321616A (en) | Field controlled high value resistor with guard band | |
| JPH04309234A (ja) | 半導体装置及びその製造方法 | |
| JP2003516631A (ja) | 低漏れ電流保護化シリコンカーバイドデバイスおよび製造方法 | |
| JPS63502390A (ja) | 部分的誘電体分離半導体装置 | |
| SE458243B (sv) | Foerfarande foer tillverkning av en halvledaranordning med en halvledarkropp av kisel | |
| JPH07106573A (ja) | 高電圧デバイス及びその製造方法 | |
| JP2987086B2 (ja) | 集積化構造のｍｏｓ技術高速電力装置の製造方法 | |
| US5227315A (en) | Process of introduction and diffusion of platinum ions in a slice of silicon | |
| KR100391560B1 (ko) | 반도체장치 | |
| US5612239A (en) | Use of oxide spacers formed by liquid phase deposition | |
| CA1096052A (en) | Method of manufacturing a gate turn-off thyristor | |
| US3602781A (en) | Integrated semiconductor circuit comprising only low temperature processed elements | |
| JPS5879762A (ja) | サブミクロンバイポ−ラトランジスタ及びその製造方法 | |
| KR920005129B1 (ko) | 제너 다이오드 에뮬레이션 및 그 제조 방법 | |
| US5073506A (en) | Method for making a self-aligned lateral bipolar SOI transistor | |
| US4649638A (en) | Construction of short-length electrode in semiconductor device | |
| JPH0828502B2 (ja) | 双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法 |