JPS5864557A - 電子計算機の故障点検指示方式 - Google Patents
電子計算機の故障点検指示方式Info
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- JPS5864557A JPS5864557A JP56162928A JP16292881A JPS5864557A JP S5864557 A JPS5864557 A JP S5864557A JP 56162928 A JP56162928 A JP 56162928A JP 16292881 A JP16292881 A JP 16292881A JP S5864557 A JPS5864557 A JP S5864557A
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- inspection
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- microprogram
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電子計算機の故障点検指示方式に関するもの
であシ、電子計算機の整備性を向上させ、故障時の診断
修理が容易に行えることを目的にしたものである。
であシ、電子計算機の整備性を向上させ、故障時の診断
修理が容易に行えることを目的にしたものである。
第１図は従来の電子計算機の故障点検指示方式の一例を
示す図で、第１図に於て、ｆｌｌｉｊ主メモリ制御回路
、（２）は主メモリ、（３）はレジスタ回路、（４１け
マイクロプログラムアドレス発生回路。
示す図で、第１図に於て、ｆｌｌｉｊ主メモリ制御回路
、（２）は主メモリ、（３）はレジスタ回路、（４１け
マイクロプログラムアドレス発生回路。
（５＋ ｕ マイクロプログラム読出回路、（６）はマ
イクロプログラムメモリ、（７１ｔタイミング発生回路
。
イクロプログラムメモリ、（７１ｔタイミング発生回路
。
（８）は演算回路、（９）は割込処理回路、 （ＩＩは
入出力チャネル制御回路、ａはメモリバス、ｂＨデデー
バス、Ｃｄマイクロプログラム読出信号である。通常の
動作は主メモリ制御回路（１）の信号によシ主メモリ（
２１から命令をレジスタ回路（３１の命令レジスタに読
出し、マイクロプログラムアドレス発生回路（４）へ送
り、ここで命令を解読し。
入出力チャネル制御回路、ａはメモリバス、ｂＨデデー
バス、Ｃｄマイクロプログラム読出信号である。通常の
動作は主メモリ制御回路（１）の信号によシ主メモリ（
２１から命令をレジスタ回路（３１の命令レジスタに読
出し、マイクロプログラムアドレス発生回路（４）へ送
り、ここで命令を解読し。
実行スべきマイクロプログラムのアドレスをマイクロプ
ログラム読出回路（５）へ送シ、マイクロプログラムメ
モリ（６）からマイクロプログラムを読出し、各回路ブ
ロック、すなわち、主メモリ制御回路（１）、レジスタ
回路（３）、マイクロプログラムアドレス発生回路（４
）、タイミング発生回路（７）、演算回路（８）２割込
処理回路（９）、および人出カチャネル制御回路０１へ
送シ、こり、らの回路ブロック内でタイミング発生回路
（７）のタイミング信号とＡＮＤをとシ、各回路ブロッ
クの制御に必要なゲート信号を作シ、命令の読出し制御
を含め、プログラム命令を実行してＩｙ＞２゜故障点検
指示を行なう場合は主メモＩＪ Ｃ２１Ｋ記憶された診
断プログラム等によシ、プログラムの各命令につｂて９
例題を与えて実行し、予めプログラムに用意されてしる
データと比較し、ｍ作の良否を判定していた。
ログラム読出回路（５）へ送シ、マイクロプログラムメ
モリ（６）からマイクロプログラムを読出し、各回路ブ
ロック、すなわち、主メモリ制御回路（１）、レジスタ
回路（３）、マイクロプログラムアドレス発生回路（４
）、タイミング発生回路（７）、演算回路（８）２割込
処理回路（９）、および人出カチャネル制御回路０１へ
送シ、こり、らの回路ブロック内でタイミング発生回路
（７）のタイミング信号とＡＮＤをとシ、各回路ブロッ
クの制御に必要なゲート信号を作シ、命令の読出し制御
を含め、プログラム命令を実行してＩｙ＞２゜故障点検
指示を行なう場合は主メモＩＪ Ｃ２１Ｋ記憶された診
断プログラム等によシ、プログラムの各命令につｂて９
例題を与えて実行し、予めプログラムに用意されてしる
データと比較し、ｍ作の良否を判定していた。
異常と判定されたプログラム命令及びそのとき使用され
たデータ及びプログラム命令を実行した結果得られたデ
ータをプリントアウトする等の方法でオペレータに知ら
せ、プリントアウト結果から、故障個所を推定すること
によシ。
たデータ及びプログラム命令を実行した結果得られたデ
ータをプリントアウトする等の方法でオペレータに知ら
せ、プリントアウト結果から、故障個所を推定すること
によシ。
診断、整備を行っていた。
又、マイクロプログラムの中に診断ブログラムヲ準備し
、マイクロプログラムのレベルで診断を行なｌ／＞、通
常の診断プログラムと同様に結果を出力し、出力された
故障情報から、故障個所を推定することによシ１診断、
整備を行う場合もあった。
、マイクロプログラムのレベルで診断を行なｌ／＞、通
常の診断プログラムと同様に結果を出力し、出力された
故障情報から、故障個所を推定することによシ１診断、
整備を行う場合もあった。
とわらの診断では電子計算機の機能ごとの点検を行込２
機能区分に従って点検結果をプリントアウト等の出力情
報を入手してＬ／−、た。このような故障点検では一般
的に故障個所の指摘が困難であり、又故障個所によって
は点検が最後まで実行されず、故障情報が得られなり場
合もあシ、故障探究ＶＣは多くの専門知識が必要であシ
。
機能区分に従って点検結果をプリントアウト等の出力情
報を入手してＬ／−、た。このような故障点検では一般
的に故障個所の指摘が困難であり、又故障個所によって
は点検が最後まで実行されず、故障情報が得られなり場
合もあシ、故障探究ＶＣは多くの専門知識が必要であシ
。
故障修復１でに多くの時間を要した。
特に野外で使用する電子計算機を整備するために２本来
のシステムには不要である整備器材を準備する必要があ
った。
のシステムには不要である整備器材を準備する必要があ
った。
この発ＥＪＡはこれらの欠点を解消するためになされた
もので、電子計算機が故障した場合に。
もので、電子計算機が故障した場合に。
故障してｂる回路ブロック、プリント基板等を容易に発
見できるようにし、充分な整備知識がなくでも迅速に修
理交換が行えるようにした故障点検指示方式を提供する
ものである。以下にこの発明の一実施例を図面によシ詳
述する。
見できるようにし、充分な整備知識がなくでも迅速に修
理交換が行えるようにした故障点検指示方式を提供する
ものである。以下にこの発明の一実施例を図面によシ詳
述する。
第２図は電子計算機を点検及び故障指摘ブロックごとに
分割して構成した例を示す図である。
分割して構成した例を示す図である。
８２図に於テＱｌ）、 ０２Ｆｉ主メモリ回路、＋１３
ｉ基本制御回路、０４は上位演算回路、αりは下位演算
回路、ａｓｈ割込制御回路Ａ、 （ｒｌｌけ入出力チャ
ネル制御回路Ａ、 （１は回路ブロック選択制御信号
。
ｉ基本制御回路、０４は上位演算回路、αりは下位演算
回路、ａｓｈ割込制御回路Ａ、 （ｒｌｌけ入出力チャ
ネル制御回路Ａ、 （１は回路ブロック選択制御信号
。
ｅは回路ブロック状態信号である。上記回路ブロック状
態信号ｅは回路の処理中、処理終了等の動作状態を示す
。
態信号ｅは回路の処理中、処理終了等の動作状態を示す
。
上記基本制御回路０３は命令の読出し、実行制御信号、
タイミング信号の発生等を行う回路ブロックであシ、計
算機の主制御を遂行するもので主制御回路ブロックとな
シ、他の副回路ブロックすなわち主メモリ回路０１）及
び（１２，上位演算回路０４．下位演算回路０９９割込
処理回路Ａ［Ｉ６１゜入出力チャネル制御回路Ａｆｆ７
１．すなわち副回路ブロックの状態信号ｅを受け、これ
らの副回路ブロックの状態信号θを受け、これらの副回
路ブロックが処理の指示を待って因る状態であれば、基
本制御回路０３よシ副回路ブロックへタイミング信号を
含んだ回路ブロック選択制御信号を送）２回路ブロック
間でのメモリバスａ、データバスｂのインタフェース制
御１同路ブロックで行うべき処理につｂて指定を行う。
タイミング信号の発生等を行う回路ブロックであシ、計
算機の主制御を遂行するもので主制御回路ブロックとな
シ、他の副回路ブロックすなわち主メモリ回路０１）及
び（１２，上位演算回路０４．下位演算回路０９９割込
処理回路Ａ［Ｉ６１゜入出力チャネル制御回路Ａｆｆ７
１．すなわち副回路ブロックの状態信号ｅを受け、これ
らの副回路ブロックの状態信号θを受け、これらの副回
路ブロックが処理の指示を待って因る状態であれば、基
本制御回路０３よシ副回路ブロックへタイミング信号を
含んだ回路ブロック選択制御信号を送）２回路ブロック
間でのメモリバスａ、データバスｂのインタフェース制
御１同路ブロックで行うべき処理につｂて指定を行う。
第２図に於ける上位演算回路１４１及び下位演算回路＋
１５１は第１図の演算回路（８）とレジスタ回路（３）
の演算用レジスタから構成され、演算機構を上位と下位
に分割したものである。第３図は第２図に示した基本制
御回路の構成図であシ、第３図におりてαＩＦｉレジス
タ回路、 ＋Ｉ９はマイクロプログラムアドレス発生回
路、（至）はマイクロプログラム読出回路、圓はマイク
ロプログラムメモリ、のは演算制御回路、２１は点検フ
リップフロップ、（２４は表示回路、ａはメモリバス、
ｂはデータバス＋ ａｈマイクロプログラム続出信号
。
１５１は第１図の演算回路（８）とレジスタ回路（３）
の演算用レジスタから構成され、演算機構を上位と下位
に分割したものである。第３図は第２図に示した基本制
御回路の構成図であシ、第３図におりてαＩＦｉレジス
タ回路、 ＋Ｉ９はマイクロプログラムアドレス発生回
路、（至）はマイクロプログラム読出回路、圓はマイク
ロプログラムメモリ、のは演算制御回路、２１は点検フ
リップフロップ、（２４は表示回路、ａはメモリバス、
ｂはデータバス＋ ａｈマイクロプログラム続出信号
。
θけ回路ブロック状態信号、ｆは点検指示信号。
ｇけ点検７リツプフロツプセツト信号、ｈは点検ンリツ
ブ７０ツブリセット信号である。
ブ７０ツブリセット信号である。
第２図、および第３図における通常のプログラムの実行
は以下のようになる。基本制御回路０３の回路ブロック
選択制御信号ｄとメモリバスａ［含まれるメモリアドレ
スデータにヨリ、主メモリ回路０１１又ｕ ＯＸ５から
プログラム命令が読出され、メモリパスａを経由して基
本制御回路ａ３へ送られる。このプログラム命令はレジ
スタ回路６１に含まれる命令レジスタに一担取シ込まれ
。
は以下のようになる。基本制御回路０３の回路ブロック
選択制御信号ｄとメモリバスａ［含まれるメモリアドレ
スデータにヨリ、主メモリ回路０１１又ｕ ＯＸ５から
プログラム命令が読出され、メモリパスａを経由して基
本制御回路ａ３へ送られる。このプログラム命令はレジ
スタ回路６１に含まれる命令レジスタに一担取シ込まれ
。
マイクロプログラムアドレス発生回路αｌでプログラム
命令に対応したマイクロプログラムアドレスを発生させ
、マイクロプログラム読出回路（イ）によυマイクロプ
ログラムメモリ＋２１１から実行すべきマイクロプログ
ラムが読出され、レジスタ回路（ＩＩに一担セットされ
、演算制御回路器へ送られる。
命令に対応したマイクロプログラムアドレスを発生させ
、マイクロプログラム読出回路（イ）によυマイクロプ
ログラムメモリ＋２１１から実行すべきマイクロプログ
ラムが読出され、レジスタ回路（ＩＩに一担セットされ
、演算制御回路器へ送られる。
プログラム命令がジャンプ命令の場合なら。
演算制御回路■の内にあるタイミング信号とマイクロプ
ログラム情報によシ、命令の制御に必要なゲート信号を
作る。又プログラム命令の読出しの制御に必要なゲート
信号も演算制御回路（イ）で作られる。
ログラム情報によシ、命令の制御に必要なゲート信号を
作る。又プログラム命令の読出しの制御に必要なゲート
信号も演算制御回路（イ）で作られる。
プログラム命令が加減算命令、入出力命令等であれば、
命令の処理は第２図の基本制御回路（１３１以外でも行
われる。すなわち第３図のマイクロプログラムアドレス
発生回路０９で発生するマイクロプログラムアドレス情
報は、レジスタ回路０１．演算制御回路器を経由し２回
路ブロック選択制御信号ｄとして第２図に於ける回路ブ
ロックの上位演算回路ｆ１４１ 、および下位演算回路
０９等に送られ、これらの回路ブロックの中でマイクロ
プログラムを読出し、演算処理が行われる。
命令の処理は第２図の基本制御回路（１３１以外でも行
われる。すなわち第３図のマイクロプログラムアドレス
発生回路０９で発生するマイクロプログラムアドレス情
報は、レジスタ回路０１．演算制御回路器を経由し２回
路ブロック選択制御信号ｄとして第２図に於ける回路ブ
ロックの上位演算回路ｆ１４１ 、および下位演算回路
０９等に送られ、これらの回路ブロックの中でマイクロ
プログラムを読出し、演算処理が行われる。
回路ブロック選択制御信号ｄ［け同期信号を含ませてあ
シ、加減算命令のような場合は、上位演算回路（１４１
と下位演算回路（Ｉ！ｉｌが同時に基本制御回路αＪか
らマイク目プログラムアドレス情報ヲ含む回路ブロック
選択制御信号を受けて処理を行うことがある。
シ、加減算命令のような場合は、上位演算回路（１４１
と下位演算回路（Ｉ！ｉｌが同時に基本制御回路αＪか
らマイク目プログラムアドレス情報ヲ含む回路ブロック
選択制御信号を受けて処理を行うことがある。
点検を行う場合は、オペレータの点検指示やプログラム
実行中に検出したウォッチドッグタイマのランアントに
よるエラ発生等を自動的に点検指示信号として扱うこと
によシ点検を開始する。
実行中に検出したウォッチドッグタイマのランアントに
よるエラ発生等を自動的に点検指示信号として扱うこと
によシ点検を開始する。
第３図に於て２点検指示信号ｆが演算制御回路（イ）に
送られると、演算制御回路（２）では点検命令コードを
レジスタ回路（ＩＩ Ｋ送シ、レジスタ回路αυでは点
検命令コードをマイクロプログラムアドレス発生回路四
に送シ、マイクロアドレスを発生させ、マイクロプログ
ラム読出回路（至）よシ点検を実行すべきマイクロプロ
グラムを読出し１通常のプログラム命令と同様の機構で
実行を開始する。同時に演算制御回路器では点検フリッ
プフロップセット信号ｇにより点検７リツプフロツブ（
ハ）をセットし１表示回路＠を駆動する。点検内容は対
象とする回路ブロックの回路構成を考慮し点検用のマイ
クロプログラムを準備する。
送られると、演算制御回路（２）では点検命令コードを
レジスタ回路（ＩＩ Ｋ送シ、レジスタ回路αυでは点
検命令コードをマイクロプログラムアドレス発生回路四
に送シ、マイクロアドレスを発生させ、マイクロプログ
ラム読出回路（至）よシ点検を実行すべきマイクロプロ
グラムを読出し１通常のプログラム命令と同様の機構で
実行を開始する。同時に演算制御回路器では点検フリッ
プフロップセット信号ｇにより点検７リツプフロツブ（
ハ）をセットし１表示回路＠を駆動する。点検内容は対
象とする回路ブロックの回路構成を考慮し点検用のマイ
クロプログラムを準備する。
′第３図に於ける点検のフローチャートを第４図に示す
。第４図に於て点検が開始さり６．第３図に示される回
路の点検が実行される。点検方法はマイクロプログラム
によシバ−ドウエアのチェックを行うもので９通常用−
らり、る方法と同じであるが９点検の範囲が回路ブロッ
ク、又は回路ブロック間のインタフェースチェツに限ら
れる。
。第４図に於て点検が開始さり６．第３図に示される回
路の点検が実行される。点検方法はマイクロプログラム
によシバ−ドウエアのチェックを行うもので９通常用−
らり、る方法と同じであるが９点検の範囲が回路ブロッ
ク、又は回路ブロック間のインタフェースチェツに限ら
れる。
点検が正常に終了すると点検用マイクロプログラムによ
シ正常コードが第３図の演算制御回路Ｑ３に送られ１点
検フリップフロップリセット信号すが発生し２点検フリ
ップフロップ（ハ）がリセットされることによシ１１表
示路＠は作動を停止する。第２図に於ける基本制御回路
０３の点検が正常に終了されなり場合は電子計算機は実
行を停止し、第３図の点検フリップフロップ（ハ）はセ
ットされたままとなる。第３図に示す回路が正常に終了
した場合１点検用のマイクロプログラムの最後に２次に
点検すべき回路ブロックの選択情報及び点検指定情報を
レジスタ回路ａＳに送シ、演算制御回路（イ）を経由し
て回路ブロック選択制御信号ｄとして他の回路ブロック
へ送出し、該当回路ブロックでは点検用マイクロブログ
ラムの読出しに使用する。
シ正常コードが第３図の演算制御回路Ｑ３に送られ１点
検フリップフロップリセット信号すが発生し２点検フリ
ップフロップ（ハ）がリセットされることによシ１１表
示路＠は作動を停止する。第２図に於ける基本制御回路
０３の点検が正常に終了されなり場合は電子計算機は実
行を停止し、第３図の点検フリップフロップ（ハ）はセ
ットされたままとなる。第３図に示す回路が正常に終了
した場合１点検用のマイクロプログラムの最後に２次に
点検すべき回路ブロックの選択情報及び点検指定情報を
レジスタ回路ａＳに送シ、演算制御回路（イ）を経由し
て回路ブロック選択制御信号ｄとして他の回路ブロック
へ送出し、該当回路ブロックでは点検用マイクロブログ
ラムの読出しに使用する。
他の回路ブロックの１例として第２図の上位演算回路を
第５図に示す。
第５図に示す。
第５図におりて（ハ）はレジスタ回路１．＠はマイクロ
プログラムアドレス発生回路１．罰σマイクロプログラ
ム読出回路１．＠はマイクロプログラムメモリ１，２１
は演算制御回路１．（ハ）は点検フリップフロップ１．
Ｃ２４１は表示回路１，１はキャリー信号である。
プログラムアドレス発生回路１．罰σマイクロプログラ
ム読出回路１．＠はマイクロプログラムメモリ１，２１
は演算制御回路１．（ハ）は点検フリップフロップ１．
Ｃ２４１は表示回路１，１はキャリー信号である。
回路ブロック選択制御信号ｄは演算制御回路ｉｃ！Ｉを
経由して、マイクロプログラムアドレス発生回路１＠へ
送られ１点検用マイクロプログラムをマイクロプログラ
ム読出回路１＠によシマイクロプログラムメモリ１０Ｉ
から読出し、実行を開始する。
経由して、マイクロプログラムアドレス発生回路１＠へ
送られ１点検用マイクロプログラムをマイクロプログラ
ム読出回路１＠によシマイクロプログラムメモリ１０Ｉ
から読出し、実行を開始する。
同時に演算制御回路１Ｇ！９から点検フリップフロップ
セット信号ｇを出し点検フリップフロップ１（ハ）をセ
ットし９表示回路Ｉ Ｃ２１Ｊを駆動する。
セット信号ｇを出し点検フリップフロップ１（ハ）をセ
ットし９表示回路Ｉ Ｃ２１Ｊを駆動する。
点検用マイクロプログラムがエラーを検出した場合はマ
イクロプログラムの実行は停止し。
イクロプログラムの実行は停止し。
（１１）
点検フリップフロップ１（ハ）はセットさｈｆｃままと
なる。途中でエラーを検出せず最後まで正常に実行した
場合はマイクロプログラム読出回路１＠から正常終了を
示すマイクロプログラムコードがレジスタ回路１（ハ）
に送らｈる。レジスタ回路１（ハ）から演算制御回路１
＠へ正常終了を示す信号が送られ、演算制御回路１器か
ら点検フリップフロップリセット信号り、を発生し９点
検フリップフロップ１（２３をリセットする。同時に回
路ブロック状態信号θ、を発生し、第２図の基本制御回
路αＪ点検終了状態を知らせる。
なる。途中でエラーを検出せず最後まで正常に実行した
場合はマイクロプログラム読出回路１＠から正常終了を
示すマイクロプログラムコードがレジスタ回路１（ハ）
に送らｈる。レジスタ回路１（ハ）から演算制御回路１
＠へ正常終了を示す信号が送られ、演算制御回路１器か
ら点検フリップフロップリセット信号り、を発生し９点
検フリップフロップ１（２３をリセットする。同時に回
路ブロック状態信号θ、を発生し、第２図の基本制御回
路αＪ点検終了状態を知らせる。
基本制御回路０３は第３図に示す演算制御回路（２ｚで
ブロック状態信号ｅを受は取シ、第２図の回路ブロック
のうち上位演算回路圓の点検終了コードを第３図のレジ
スタ回路ＯＩへ送シ、さらニマイクロプログラムアドレ
ス発生回路（ＩＩよシ次に点検を行なう回路ブロックの
選択情報及び点検指示情報が書込まれて因るマイクロプ
ログラムアドレスをマイクロプログラムアドレス発生回
路α［有］から読出し、レジスタ回路ａ８に送シ。
ブロック状態信号ｅを受は取シ、第２図の回路ブロック
のうち上位演算回路圓の点検終了コードを第３図のレジ
スタ回路ＯＩへ送シ、さらニマイクロプログラムアドレ
ス発生回路（ＩＩよシ次に点検を行なう回路ブロックの
選択情報及び点検指示情報が書込まれて因るマイクロプ
ログラムアドレスをマイクロプログラムアドレス発生回
路α［有］から読出し、レジスタ回路ａ８に送シ。
（１２）
演算制御回路器を経由して、 ｌ［！ｌ回路ブロック選
択制御信号、とじて他の回路ブロックへ送出する。第２
図の主メモリ回路（Ｉｌｌ ０２のように通常の診断プ
ログラムや別画路ブロックからの故障診断が答易な回路
ブロック内の点検機構を省略することができる。
択制御信号、とじて他の回路ブロックへ送出する。第２
図の主メモリ回路（Ｉｌｌ ０２のように通常の診断プ
ログラムや別画路ブロックからの故障診断が答易な回路
ブロック内の点検機構を省略することができる。
以上のようにこの発明は電子計算機を複数の回路ブロッ
クに分割し、各回路ブロックが独自の制御機構を有し、
制（財）機構の中に自己点検機能を有し２点検の結果異
常があることを表示することによって、故障ブロックを
直ちに知ることができる。
クに分割し、各回路ブロックが独自の制御機構を有し、
制（財）機構の中に自己点検機能を有し２点検の結果異
常があることを表示することによって、故障ブロックを
直ちに知ることができる。
又回路ブロックをプリント基板単位に分割し九場合は、
故障プリント基板についているランプが点灯したままと
なシ、容易に故障情報が得られ、プリント基板交換によ
る修復が素早く行える。
故障プリント基板についているランプが点灯したままと
なシ、容易に故障情報が得られ、プリント基板交換によ
る修復が素早く行える。
第２図におりてブロック選択制御信号ｄは機能が異なる
回路ブロック間では同一の信号線でも意味が異なるよう
に定義できるので２回路ブ（１３） ロック数の増力口に比例して信号数が増えることはない
。故障を示す情報は回路ブロック内に表示せず、−ケ所
にまとめて個別に表示するか。
回路ブロック間では同一の信号線でも意味が異なるよう
に定義できるので２回路ブ（１３） ロック数の増力口に比例して信号数が増えることはない
。故障を示す情報は回路ブロック内に表示せず、−ケ所
にまとめて個別に表示するか。
コード化して表示する等の手段によシ、故障回路ブロッ
クを指摘することも可能である。
クを指摘することも可能である。
この発明は電子計算機に限らず、一般の電、子機器にも
同様に適用することができる。
同様に適用することができる。
第１図は従来の電子計算機の一例を示す系統図、第２図
はこの発明による電子計算機の系統図、第３図は第２図
の基本制御回路αＪを詳細に説明した系統図、第４図は
点検の一実施例をフローチャートとして示した図、ｇＳ
図は第２図の上位演算回路を詳細に説明した系統図であ
る。 図中（ＩＩ Ｉｄ主メモリ制御回路、（２１け主メモリ
、（３１けレジスタ回路、（４Ｈｔマイクロプログラム
アドレス発生回路、（５）はマイクロプログラム読出回
路、 ＋６１ｔｊマイクロプログラムメモリ、（７１Ｕ
タイミング発生回路、（８）は演算回路、＋９）ｕ割込
処理回路、顛は入出力チャネル制御回路、 Ｑｌｌ、
ＯＸ５は（１４） 主メモリ回路、α３け基本制御回路、 ０４１は上位演
算回路、１１５１ｉｊＴ位演算回路、０８は割込処理回
路Ａ、Ｑ？１ｒｒｉ入出力チャネル制御回路Ａ、＋ｌｌ
ｉレジｘタＤｏ路、０１けマイクロプログラムアドレス
発生回路、翰はマイクロプログラム読出回路、 ＋２１
１はマイクロプログラムメモリ、（イ）は演算制御回路
、（ハ）は点検フリツブンロツプ、２４１Ｈ表示回路。 （ハ）はレジスタ回路１．（イ）はマイクロプログラム
アドレス発生回路１．＠けマイクロプログラム読出回路
１．（至）はマイクロプログラムメモリ１゜器は演算制
御回路１であシ、ａけメモリバス。 ｂＨデデーバス、ｃｈマイクロプログラム読出信号、ｄ
は回路ブロック選択制御信号、ｅは回路ブロック状態信
号、ｆけ点検指示信号２ｇけ点検ンリツプフロツプセッ
ト信号、ｈけ点検フリ・ツブフロップリセット信号、ｊ
はギャリー信号である。 なお図中、同一あるｂは相当部分には同一符号を付しで
ある。 代理人 葛 野 信 − （１５） ＠１図
はこの発明による電子計算機の系統図、第３図は第２図
の基本制御回路αＪを詳細に説明した系統図、第４図は
点検の一実施例をフローチャートとして示した図、ｇＳ
図は第２図の上位演算回路を詳細に説明した系統図であ
る。 図中（ＩＩ Ｉｄ主メモリ制御回路、（２１け主メモリ
、（３１けレジスタ回路、（４Ｈｔマイクロプログラム
アドレス発生回路、（５）はマイクロプログラム読出回
路、 ＋６１ｔｊマイクロプログラムメモリ、（７１Ｕ
タイミング発生回路、（８）は演算回路、＋９）ｕ割込
処理回路、顛は入出力チャネル制御回路、 Ｑｌｌ、
ＯＸ５は（１４） 主メモリ回路、α３け基本制御回路、 ０４１は上位演
算回路、１１５１ｉｊＴ位演算回路、０８は割込処理回
路Ａ、Ｑ？１ｒｒｉ入出力チャネル制御回路Ａ、＋ｌｌ
ｉレジｘタＤｏ路、０１けマイクロプログラムアドレス
発生回路、翰はマイクロプログラム読出回路、 ＋２１
１はマイクロプログラムメモリ、（イ）は演算制御回路
、（ハ）は点検フリツブンロツプ、２４１Ｈ表示回路。 （ハ）はレジスタ回路１．（イ）はマイクロプログラム
アドレス発生回路１．＠けマイクロプログラム読出回路
１．（至）はマイクロプログラムメモリ１゜器は演算制
御回路１であシ、ａけメモリバス。 ｂＨデデーバス、ｃｈマイクロプログラム読出信号、ｄ
は回路ブロック選択制御信号、ｅは回路ブロック状態信
号、ｆけ点検指示信号２ｇけ点検ンリツプフロツプセッ
ト信号、ｈけ点検フリ・ツブフロップリセット信号、ｊ
はギャリー信号である。 なお図中、同一あるｂは相当部分には同一符号を付しで
ある。 代理人 葛 野 信 − （１５） ＠１図
Claims (1)
- 電五計算機を複数の回路ブロックに分割して各回路ブロ
ックを故障検出単位として扱うとともに各回路ブロック
ごとに制御回路を分散させて設け、上記制御回路間の信
号送受によシデータ処理全体が進行するようになし、父
上配回路ブロックごとに少くても−りの自己点検指示回
路を設け、上記回路ブロックに設けられた制御回路に点
検指示信号が与えられた場合、上記制御回路により自己
点検指示回路をセットし、それに該当する回路ブロック
の点検を行−１点検が正常に行なわれた場合には自己点
検指示回路をリセットするように構成して回路ブロック
の故障を知らせるようにしたことを特徴とする電子計算
機の故障点検指示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162928A JPS5864557A (ja) | 1981-10-13 | 1981-10-13 | 電子計算機の故障点検指示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162928A JPS5864557A (ja) | 1981-10-13 | 1981-10-13 | 電子計算機の故障点検指示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864557A true JPS5864557A (ja) | 1983-04-16 |
Family
ID=15763894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162928A Pending JPS5864557A (ja) | 1981-10-13 | 1981-10-13 | 電子計算機の故障点検指示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198937A (ja) * | 1986-02-20 | 1987-09-02 | フアオ・デ−・オ−・ア−ドルフ・シントリング・アクチエンゲゼルシヤフト | 検査可能な電子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665254A (en) * | 1979-10-18 | 1981-06-02 | Sperry Rand Corp | Selfftesting logic system |
-
1981
- 1981-10-13 JP JP56162928A patent/JPS5864557A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665254A (en) * | 1979-10-18 | 1981-06-02 | Sperry Rand Corp | Selfftesting logic system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198937A (ja) * | 1986-02-20 | 1987-09-02 | フアオ・デ−・オ−・ア−ドルフ・シントリング・アクチエンゲゼルシヤフト | 検査可能な電子装置 |
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